Nederlands
Menu

Timinganalyse en CDC

Wat is de juiste reden waarom controle met een CDC-verificatietool nodig wordt geacht, ook als STA en RTL-simulatie worden uitgevoerd?

  1. AOmdat een CDC-verificatietool setup en hold van alle flip-flops nauwkeuriger berekent dan STA
  2. BOmdat een CDC-verificatietool asynchrone klokken automatisch kan omzetten in synchrone klokken
  3. COmdat STA paden tussen asynchrone klokken uit de analyse haalt en RTL-simulatie geen metastabiliteit nabootst, zodat fouten in de synchronisatie niet worden gevonden
Antwoord en toelichting tonen

Antwoord: C. Omdat STA paden tussen asynchrone klokken uit de analyse haalt en RTL-simulatie geen metastabiliteit nabootst, zodat fouten in de synchronisatie niet worden gevonden

Voor paden tussen asynchrone klokken kan STA de timing niet bepalen, dus worden ze gewoonlijk uit de analyse gehaald, bijvoorbeeld door klokgroepen op te geven. In RTL-simulatie is een flip-flop bovendien altijd 0 of 1, dus lijkt de schakeling ook zonder synchronisator correct te werken. Een CDC-verificatietool onderzoekt de structuur van de schakeling en vindt paden zonder synchronisator, combinatorische logica vóór de synchronisator, afzonderlijke synchronisatie van multibitsignalen, reconvergentie enzovoort. Het berekenen van timing is de taak van STA.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Wat is de juiste reden waarom het een probleem kan zijn om het pad waarlangs de Gray-codepointer van een asynchrone FIFO naar het andere domein gaat zonder constraint te laten (false path), alleen omdat het asynchroon is?
  2. In een synchrone schakeling met een klokperiode van 2,0 ns is de clock-to-output-vertraging van de verzendende flip-flop 0,2 ns, de vertraging van de combinatorische logica 1,4 ns en de setuptijd van de ontvangende flip-flop 0,1 ns. Hoe groot is de setup-slack als de klokscheefheid (skew) 0 is?
  3. Op een pad tussen flip-flops is de clock-to-output-vertraging 0,15 ns, de maximale vertraging van de combinatorische logica 2,2 ns en de setuptijd 0,15 ns. Wat is de maximale klokfrequentie waarop dit pad kan werken als skew en klokonzekerheid worden genegeerd?
  4. Welke beschrijving van WNS en TNS, zoals die in STA-rapporten voorkomen, is juist?
  5. Een pad heeft een klokperiode van 1,0 ns, een clock-to-output-vertraging van 0,1 ns, een vertraging van de combinatorische logica van 0,85 ns en een setuptijd van 0,08 ns. Hoe groot is de setup-slack als de klok van de ontvangende flip-flop 0,05 ns later aankomt dan die van de verzendende?