Nederlands
Menu

Timinganalyse en CDC

Wat controleert de clock-gating-check van STA juist in een schakeling die de klok stopt met een AND-poort met 2 ingangen voor de klok en een enable-signaal?

  1. ADat het enable-signaal tegelijk met de stijgende klokflank verandert
  2. BDat het enable-signaal alleen verandert in de periode dat de klok 1 is
  3. CDat het enable-signaal niet verandert in de periode dat de klok 1 is en zijn verandering heeft afgerond terwijl de klok 0 is
Antwoord en toelichting tonen

Antwoord: C. Dat het enable-signaal niet verandert in de periode dat de klok 1 is en zijn verandering heeft afgerond terwijl de klok 0 is

Verandert bij een AND-poort het enable-signaal terwijl de klok 1 is, dan wordt de uitgaande klok halverwege afgekapt of ontstaat een korte puls (glitch). Daarom controleert STA dat het enable-signaal stabiel is vóór de stijgende klokflank (clock-gating-setup) en stabiel blijft tot na de dalende flank (clock-gating-hold). Bij een periode van 2,0 ns en een duty cycle van 50% moet de verandering van het enable-signaal binnen de 1,0 ns tussen de dalende flank en de volgende stijgende flank vallen. Met een clock-gating-cel met ingebouwde latch is hieraan makkelijker te voldoen.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Timinganalyse en CDC

  1. Met een klok met een periode van 2,0 ns is op een ingangspin set_input_delay 0,6 ns ingesteld. Wat is de maximaal toegestane vertraging van het pad binnen de chip van de ingangspin tot de flip-flop als de setuptijd van de interne flip-flop 0,1 ns is en klokvertraging en skew worden genegeerd?
  2. Wat stelt de waarde die bij set_output_delay wordt opgegeven juist voor?
  3. Met een klok met een periode van 2,5 ns (400 MHz) is op een uitgangspin set_output_delay 0,8 ns ingesteld. Wat is de maximaal toegestane vertraging van de combinatorische logica en bedrading van de flip-flop tot de uitgangspin als de clock-to-output-vertraging van de flip-flop die de uitgangspin aanstuurt 0,2 ns is (klokvertraging wordt genegeerd)?
  4. Met een klok met een periode van 1,0 ns is er een pad met flip-flops A→B→C. A→B heeft inclusief clock-to-output-vertraging en setuptijd 1,2 ns nodig, B→C heeft genoeg aan 0,8 ns. Wat moet er met de klok van B gebeuren om met opzettelijke skew aan beide setupeisen te voldoen (de klokken van A en C komen tegelijk aan)?
  5. Hoe wordt in SDC juist omgegaan met een klok die met een deler door 2 wordt gedeeld en voor een andere schakeling wordt gebruikt?