Basiselement van een sequentiële schakeling dat 1 bit informatie opslaat. Een D-flipflop neemt de ingang over op de flank van de klok.
Japanse benaming: フリップフロップ
“Flipflop” komt voor in 13 oefenvragen uit 2 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie, LSI-ontwerpflow en EDA.
Vakgebied: Logische schakelingen
Een D-flipflop bemonstert zijn D-ingang op de actieve klokflank en houdt die waarde op Q vast tot de volgende flank; veranderingen tussen de flanken worden genegeerd. Intern bestaat hij meestal uit twee latches die in tegenfase worden geklokt, in een master-slave-opstelling. Een latch is daarentegen niveaugevoelig: zolang hij is vrijgegeven, is hij transparant en geeft hij de ingang direct door aan de uitgang. Flankgestuurd werken maakt de timing veel eenvoudiger te analyseren, en daarom vormen flipflops in synchrone ontwerpen de CPU-registers, de grenzen tussen pipelinetrappen, state machines en tellers.
Data moet een setuptijd vóór de flank en een holdtijd na de flank stabiel zijn. Op een pad van register naar register moet de klokperiode de clock-to-output-vertraging, de logicavertraging en de setuptijd omvatten: met 0,15 + 2,2 + 0,15 ns is de minimale periode 2,5 ns, ofwel 400 MHz. Setupschendingen kunnen worden opgelost door de klok te vertragen, maar holdschendingen niet, omdat die controle data vergelijkt die op dezelfde flank wordt gelanceerd en gevangen; ontwerpers voegen in plaats daarvan vertragingsbuffers toe. Clock skew die de capture-klok vertraagt, helpt voor setup maar is nadelig voor hold.
Als data verandert binnen het setup-hold-venster, zoals gebeurt bij signalen van een niet-gerelateerde klok, kan de flipflop metastabiel worden, waarbij de uitgang tussen 0 en 1 blijft hangen. De kans dat deze toestand onopgelost blijft, daalt exponentieel met de tijd maar wordt nooit nul. Een synchronizer van twee of meer flipflops in serie geeft de eerste trap een volledige klokperiode om tot rust te komen, waardoor de gemiddelde tijd tussen fouten oploopt tot duizenden jaren of meer. Waarden van meerdere bits gaan via asynchrone FIFO's of handshakes van het ene klokdomein naar het andere, en verificatietools voor CDC (clock domain crossing) controleren of deze structuren aanwezig zijn.
Een JK-flipflop wordt geset met J = 1, gereset met K = 1, houdt zijn waarde vast als beide 0 zijn en toggelt als beide 1 zijn, waarmee de verboden ingangscombinatie van een SR-flipflop een betekenis krijgt. Door de ingangen hoog te leggen ontstaat een T-flipflop die op elke flank toggelt en de klokfrequentie door twee deelt met een duty cycle van 50 procent; ketens daarvan vormen ripple counters en frequentiedelers. Moderne logica gebruikt vrijwel uitsluitend D-flipflops. Voor het testen voegt scan design een multiplexer toe aan de ingang van elke flipflop, zodat de flipflops tot schuifregisters kunnen worden geschakeld om interne toestanden in te laden en uit te lezen.
Antwoord: B. Holdovertreding
Een holdovertreding is een overtreding waarbij het gegevenspad te kort is, de gegevens na de klokflank niet voor de vereiste tijd worden vastgehouden en nieuwe gegevens bij dezelfde flank worden opgenomen. De holdvoorwaarde vergelijkt dezelfde flanken en bevat de periode niet, dus ze wordt niet opgelost door de klokfrequentie te verlagen; ze wordt gecorrigeerd door vertragingsbuffers in te voegen. Een pad dat te lang is en niet op tijd aankomt, is een setupovertreding, en een DRC-overtreding is een overtreding van een layoutregel.
Antwoord: C. Omdat bij loslaten dicht bij de klokflank het loslaat-cyclus per flipflop kan verschuiven of instabiel kan worden, zodat het loslaten op de klok wordt uitgelijnd
Als het loslaten van een asynchrone reset vlak vóór of vlak na de klokflank plaatsvindt, wordt niet aan de tijdvoorwaarden voor het loslaten voldaan en kan het zijn dat de ene flipflop in de huidige cyclus begint te werken en een andere in de volgende. Dit veroorzaakt dat toestandsmachines in een ongeldige toestand starten. Een reset-synchronisatieschakeling past de reset direct toe, maar lijnt alleen het loslaten met een tweetraps-flipflop uit op de klok en verdeelt het dan over het geheel.
Een latch is niveaugevoelig en geeft zijn ingang door aan de uitgang zolang hij is vrijgegeven, terwijl een flipflop flankgestuurd is en zijn ingang alleen op de klokflank bemonstert. Een typische D-flipflop is opgebouwd uit twee latches die op tegengestelde klokfasen worden vrijgegeven.
De holdcontrole vergelijkt data die op dezelfde klokflank wordt gelanceerd en gevangen, dus de klokperiode speelt er geen rol in. De oplossing is vertraging toevoegen aan het korte pad, meestal met buffers.
Tel de clock-to-output-vertraging, de worst-case combinatorische vertraging en de setuptijd bij elkaar op, gecorrigeerd voor clock skew, om de minimale periode te krijgen; de maximale frequentie is daarvan het omgekeerde. Het traagste pad van dit soort op de chip, het kritieke pad, bepaalt de limiet van de chip.
Als het loslaten van een asynchrone reset vlak vóór of vlak na de klokflank plaatsvindt, wordt niet aan de tijdvoorwaarden voor het loslaten voldaan en kan het zijn dat de ene flipflop in de huidige cyclus begint te werken en een andere in de volgende.
Waarom wordt in een schakeling met asynchrone reset het los…Bij een vorm waarin a b bepaalt en b a bepaalt, is er geen flipflop, dus de waarde blijft bij elke poortvertraging rondgaan en oscilleert, of welke waarde uiteindelijk wordt aangenomen hangt af van het verschil in vertragingen.
Hoe heet de vorm uit de bovenstaande beschrijving waarin de…CTS verdeelt de klok door buffers als een boom te plaatsen en verkleint de variatie (skew) in aankomsttijd bij elke flipflop.
Wat is het belangrijkste doel van klokboomsynthese (CTS) in…Wanneer een signaal rechtstreeks tussen asynchrone klokken wordt doorgegeven, ontstaat metastabiliteit, waarbij de uitgang van een flipflop noch 0 noch 1 is, of gaan gegevens verloren.
Hoe heet de verificatie waarbij met een speciale tool wordt…Een reg lijkt een afkorting van 'register', maar als erin always @(*) aan wordt toegekend, ontstaat een combinatorische schakeling en geen flipflop.
Welke uitspraak over het verschil tussen het wire-type en h…Combinatorische schakeling Verilog STA (statische timinganalyse) Numerieke apertuur (NA) DRC (design rule check) Asynchrone reset SystemVerilog One-hot-codering Metastabiliteit Asynchrone FIFO