Ontwerpstap waarbij een in RTL beschreven schakeling wordt omgezet in een netlist met poorten uit de celbibliotheek.
Japanse benaming: 論理合成
“Logische synthese” komt voor in 22 oefenvragen uit 3 onderwerpen, bijv. LSI-ontwerpflow en EDA, Hardwarebeschrijvingstalen en verificatie, Logische schakelingen.
Vakgebied: LSI-ontwerpflow en EDA
Antwoord: B. Het proces waarbij de RTL-beschrijving wordt omgezet in een netlist opgebouwd uit gates van de celbibliotheek
Logische synthese is het proces waarbij de gedragsbeschrijving van een schakeling in RTL wordt omgezet in verbindingsinformatie (netlist) van logische gates en flipflops uit de celbibliotheek. Bij opgave van beperkingen voor timing, oppervlak en vermogen vereenvoudigt de tool de logische formules en kiest cellen met een geschikt aanstuurvermogen om te optimaliseren zodat aan de beperkingen wordt voldaan. Het plaatsen en bedraden van cellen is place and route en het overbrengen op de wafer is lithografie.
Antwoord: A. Formele equivalentieverificatie (formele verificatie)
Formele equivalentieverificatie is een verificatie die met wiskundige methoden uitputtend nagaat of twee schakelingen dezelfde logische functie realiseren. Er hoeven geen testpatronen te worden opgesteld en de equivalentie kan voor alle combinaties van ingangen worden gegarandeerd, zodat de methode wordt gebruikt voor controle voor en na logische synthese, place and route en ECO. Alle combinaties met simulatie proberen is al bij enkele tientallen ingangsbits onhaalbaar. DRC is een controle van geometrische regels.
Logische synthese is het proces waarbij de gedragsbeschrijving van een schakeling in RTL wordt omgezet in verbindingsinformatie (netlist) van logische gates en flipflops uit de celbibliotheek.
Welke uitspraak over logische synthese is juist?Er hoeven geen testpatronen te worden opgesteld en de equivalentie kan voor alle combinaties van ingangen worden gegarandeerd, zodat de methode wordt gebruikt voor controle voor en na logische synthese, place and route en ECO.
Welke methode controleert zonder simulatie wiskundig dat de…'always @(posedge clk)' betekent dat de toekenning erin alleen op het moment van de stijgende klokflank wordt uitgevoerd, en logische synthese maakt hiervan een flipflop die op de flank werkt.
Welke uitspraak over de schakeling die door logische synthe…Een combinatorische schakeling heeft geen geheugenwerking, dus logische synthese maakt een latch om de waarde vast te houden.
Als dit zoals hierboven wordt geschreven als combinatorisch…'#10' betekent dat de tijd in de simulatie met 10 eenheden vooruitgaat, maar logische synthese kan geen vertraging maken en negeert het.
Welke van de volgende Verilog-beschrijvingen wordt door log…Plaatsing en routering (place and route) RTL (register transfer level) Numerieke apertuur (NA) Netlist Verilog STA (statische timinganalyse) Combinatorische schakeling Hardwarebeschrijvingstaal (HDL) FPGA DRC (design rule check)