Verschijnsel waarbij een parasitaire thyristorstructuur in een CMOS-circuit gaat geleiden en een grote stroom tussen voeding en massa blijft lopen. Wordt voorkomen door onder meer de plaatsing van well-contacten en guard rings.
Japanse benaming: ラッチアップ
“Latch-up” komt voor in 11 oefenvragen uit 8 onderwerpen, bijv. Betrouwbaarheid, Geavanceerde transistoren (FinFET, GAA), Halfgeleiders voor auto's en functionele veiligheid.
Vakgebied: Betrouwbaarheid
Een bulk-CMOS-inverter plaatst een pMOS in een n-well op een p-type substraat naast een nMOS. De p+-source van de pMOS, de n-well en het p-substraat vormen een verticale PNP-transistor, terwijl de n+-source van de nMOS, het p-substraat en de n-well een laterale NPN-transistor vormen. De collector van elk stuurt de basis van de ander aan, waardoor een PNPN-thyristor tussen voeding en massa ontstaat. Normaal blijft die uit, omdat well- en substraatcontacten beide bases op hun railpotentiaal houden, maar de weerstand van well en substraat tussen die contacten en de transistors laat ruimte voor een lokale spanningsval.
Als er stroom in de well of het substraat wordt geïnjecteerd, bijvoorbeeld wanneer een ingangspin boven de voeding of onder massa wordt gestuurd, door elektrostatische ontlading, door een stralingsinslag of door een verkeerde inschakelvolgorde van voedingen, kan de spanningsval over de well- of substraatweerstand een van de parasitaire basis-emitterjuncties in doorlaat zetten. De collectorstroom van die transistor schakelt dan de andere in, en als de lusversterking groter is dan één, voeden de twee elkaar. Er blijft dan een laagohmig pad van voeding naar massa aan, ook nadat de trigger is verdwenen, totdat de voeding wordt weggenomen, wat vaak metaallijnen of juncties oververhit en vernielt.
De meeste maatregelen verlagen de well- en substraatweerstanden of de parasitaire versterkingen. In de layout worden well- en substraatcontacten veelvuldig geplaatst, en daarom bevatten standaardcelbibliotheken tapcellen; I/O-transistors worden omsloten door guard rings die geïnjecteerde ladingsdragers opvangen voordat ze de core bereiken. Ook een grotere afstand tussen nMOS en pMOS helpt. In het proces leiden retrograde wells met zware dotering diep onder het oppervlak en p/p+-epitaxiale wafers met een laagohmig substraat de parasitaire stroom af. Silicon on insulator (SOI) verwijdert het substraatpad helemaal, zodat SOI-circuits in wezen immuun zijn.
Latch-up is een gebeurtenis, geen geleidelijke slijtage. Hot carrier injection (HCI) en bias temperature instability (NBTI bij pMOS, PBTI bij high-k-nMOS) verschuiven de drempelspanning langzaam over jaren, en elektromigratie erodeert metaallijnen langzaam, terwijl latch-up een chip binnen enkele ogenblikken na één trigger kan vernielen. Daarom wordt latch-upbestendigheid direct getest: kwalificatienormen zoals AEC-Q100 voor automotive-IC's bevatten latch-uptests, waarbij stroom in pinnen wordt geïnjecteerd en overspanning op voedingen wordt gezet, terwijl wordt gecontroleerd of de voedingsstroom daarna weer normaal wordt.
Antwoord: B. Een verschijnsel waarbij een parasitaire thyristorstructuur gaat geleiden en voortdurend een grote stroom tussen voeding en aarde vloeit
In de CMOS-structuur vormen de wells en het substraat van pMOS en nMOS parasitair een PNPN-thyristor, een combinatie van parasitaire PNP- en NPN-transistors. Als door ruis of overspanning op de ingang stroom door het substraat vloeit en deze gaat geleiden, versterken ze elkaars stroom en blijft er een grote stroom tussen voeding en aarde vloeien die pas stopt als de voeding wordt uitgeschakeld, en in het ergste geval brandt het component door. Het wordt voorkomen door versterking van de well-contacten, guard rings, SOI e.d.
Een parasitaire PNPN-thyristor, gevormd door de wells en het substraat, schakelt in wanneer geïnjecteerde stroom, bijvoorbeeld door overspanning op een ingang of ESD, een van zijn juncties in doorlaat zet. De twee parasitaire bipolaire transistors houden elkaar dan in stand, zodat er een grote stroom van voeding naar massa blijft lopen.
De vergrendelde toestand blijft bestaan totdat de voedingsspanning wordt weggenomen of voldoende wordt verlaagd om de stroom te stoppen, dus de voeding moet uit en weer aan. Als de stroom metaal of juncties al heeft oververhit, is de schade blijvend.
Bij silicon on insulator zit elke transistor in een dunne siliciumlaag op een buried oxide, dus er is geen doorlopend pad via well en substraat dat de parasitaire thyristor kan vormen. Zonder dat pad kan de zichzelf versterkende lus niet bestaan.
Doordat de componenten van het substraat zijn geïsoleerd, zijn junctiecapaciteit en lekstroom klein en treedt geen latch-up op.
Welke uitspraak over de SOI-structuur (Silicon On Insulator…Latch-up in CMOS is een verschijnsel waarbij parasitair gevormde pnp- en npn-transistors als thyristor gaan geleiden en er voortdurend een grote stroom blijft lopen.
Waarom wordt geëist dat de latch-uptest van IC's voor auto'…Met een p+-substraat met lage weerstand eronder kan de stroom van de parasitaire thyristor bovendien gemakkelijk naar het substraat wegvloeien en ontstaat nauwelijks potentiaalverschil tussen wells, zodat latch-up in CMOS gemakkelijker wordt onderdrukt.
Welk voordeel van een wafer waarop een p-type epitaxiale la…Terwijl de concentratie aan het oppervlak laag wordt gehouden, passend bij de transistoreigenschappen, wordt op grote diepte een hoge concentratie gemaakt, waardoor punch-through en latch-up (werking van een parasitaire thyristor) worden onderdrukt.
Hoe heet bij de wellvorming in CMOS de well waarin met hoge…NBTI is degradatie die ook zonder stroom optreedt en latch-up is het geleiden van een parasitaire thyristor.
Welk verschijnsel is het, waarbij ladingdragers die door he…CMOS ESD (elektrostatische ontlading) Drempelspanning (threshold voltage) NBTI Junctiecapaciteit (depletiecapaciteit) FD-SOI (fully depleted SOI) Zuurstofprecipitaten (BMD) Ionenimplantatie Retrograde well Punch-through