什麼是閂鎖效應

CMOS電路中寄生形成的閘流體結構導通，使大電流持續在電源與接地之間流動的現象。藉由井接觸的配置與保護環等來防止。

日文名稱: ラッチアップ

「閂鎖效應」出現在1領域的1道練習題中（先進電晶體（FinFET與GAA）等）。

這個名詞所屬的領域: 可靠度

練習閂鎖效應的題目

下列關於 SOI（絕緣層上覆矽，Silicon On Insulator）結構的說明，何者正確？

  1. A不使用閘極絕緣膜的電晶體結構
  2. B在埋入氧化層之上的薄矽層中製作電晶體的結構
  3. C將兩片晶片疊在一起的結構
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正確答案：B. 在埋入氧化層之上的薄矽層中製作電晶體的結構

SOI 是在埋入矽基板中的氧化膜（BOX 層）之上的薄矽層中製作電晶體的結構。由於元件與基板絕緣，接面電容與漏電流較小，也不會發生閂鎖效應（latch-up）。晶圓是以智慧切割（Smart Cut）法等方式製成，亦即貼合帶有氧化膜的晶圓後，將其中一片削薄。廣泛用於高頻開關（RF-SOI）與低功耗用的 FD-SOI。

解析中的「閂鎖效應」

出現「閂鎖效應」的題目（1題）

  1. 下列關於 SOI（絕緣層上覆矽，Silicon On Insulator）結構的說明，何者正確？

相關名詞

接面電容(空乏層電容) FD-SOI(全空乏型SOI) 阿瑞尼斯模型 韋伯分布 浴缸曲線 軟錯誤 電遷移 熱載子注入(HCI) ESD(靜電放電) FIT(失效率單位)

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