진성 캐리어 밀도의 온도 의존성

온도가 올라가면 열에 의해 가전자대에서 전도대로 올라가는 전자가 지수함수적으로 늘어납니다. 재료와 온도를 입력하면 진성 캐리어 밀도 ni를 계산하며, 도핑한 반도체가 몇 도까지 불순물로 정해지는 성질을 유지하는지 확인할 수 있습니다.

입력값

결과

진성 캐리어 밀도 ni
–
해당 온도의 밴드갭 Eg(T)
–
열에너지 kT
–
300 K의 ni 대비 배율
–
다수 캐리어(전자) 밀도 n
–
소수 캐리어(정공) 밀도 p
–
ni = ND가 되는 온도 (진성화의 기준)
–

세로축은 로그 눈금입니다. 실선은 선택한 재료, 점선은 나머지 두 재료(위에서부터 Ge, Si, GaAs 순)입니다. 빨간 점이 현재 값입니다.

300 K의 ni는 대표값으로 Si 1.0×10¹⁰, Ge 2.0×10¹³, GaAs 2.1×10⁶ cm⁻³을 사용하고(PN 접합 계산기와 같은 값), 유효 상태 밀도 Nc·Nv는 T^1.5에 비례한다고 봅니다. 밴드갭의 온도 변화는 Varshni 식 Eg(T) = Eg(0) − αT²/(T + β)로 구하며, 계수는 대표적인 물성값(Si: 1.17 eV, 4.73×10⁻⁴ eV/K, 636 K, Ge: 0.7437, 4.774×10⁻⁴, 235, GaAs: 1.519, 5.405×10⁻⁴, 204)입니다. 다수·소수 캐리어는 도너가 모두 이온화된 n형으로 계산합니다. 저온에서 도너의 이온화가 불완전해지는 현상(프리즈아웃)은 고려하지 않습니다.

진성 캐리어 밀도의 식

불순물을 포함하지 않은 반도체에서는 열로 전도대에 올라간 전자와 가전자대에 남은 정공이 같은 수만큼 생기며, 그 밀도가 진성 캐리어 밀도 ni = √(Nc·Nv)·exp(−Eg/2kT)입니다. Nc와 Nv는 전도대와 가전자대의 유효 상태 밀도로, T^1.5에 비례합니다. 지수 안에 밴드갭이 있기 때문에 ni는 온도에 따라 매우 가파르게 늘어나며, 같은 온도에서도 밴드갭이 큰 재료일수록 자릿수가 다를 만큼 작아집니다. 이 계산기는 300 K의 대표값을 기준으로 ni(T) = ni(300 K) × (T/300)^1.5 × exp[−(Eg(T)/kT − Eg(300 K)/(k·300 K))/2]로 계산합니다.

전제 조건

유효 질량은 온도와 관계없이 일정하다고 보고, Nc·Nv의 온도 의존성은 T^1.5만 반영합니다. 밴드갭의 온도 변화는 Varshni 식으로 넣었습니다. 다수 캐리어와 소수 캐리어는 도너가 모두 이온화된 n형에 대해 전하 중성 조건 n = p + ND와 질량 작용 법칙 n·p = ni²로부터 n = ND/2 + √((ND/2)² + ni²), p = ni²/n으로 구합니다. 도너의 이온화가 불완전해지는 저온(Si에서는 대략 100 K 이하)이나 축퇴가 일어날 만큼의 고농도에서는 쓸 수 없습니다.

계산 예

기본값인 Si, 300 K에서는 ni = 1.0×10¹⁰ cm⁻³입니다. 100 ℃(373 K)에서는 약 1.3×10¹² cm⁻³으로 약 130배, 400 K에서는 약 5.3×10¹² cm⁻³으로 약 530배 늘어납니다. ND = 10¹⁵ cm⁻³인 n형에서는 300 K의 전자 밀도가 거의 10¹⁵ cm⁻³, 정공 밀도는 ni²/ND = 10⁵ cm⁻³입니다. 온도를 올려 ni가 ND에 도달하는 것은 약 547 K(약 274 ℃)이며, 이보다 높은 온도에서는 열로 생긴 캐리어가 불순물에 의한 캐리어를 넘어서 n형으로서의 성질이 약해집니다. 같은 조건에서 Ge는 약 391 K(약 118 ℃), GaAs는 약 771 K(약 498 ℃)로, 밴드갭이 큰 재료일수록 고온까지 쓸 수 있는 이유를 알 수 있습니다.

사용한 값과 출처의 종류

300 K의 ni와 Varshni 식의 계수는 반도체 소자 교과서와 물성값 편람에 실린 대표적인 물성값입니다. Si의 ni는 문헌에 따라 9.65×10⁹~1.5×10¹⁰ cm⁻³으로 폭이 있으며, 최근에는 약 1.0×10¹⁰ cm⁻³이 많이 쓰입니다. Ge는 2.0~2.4×10¹³ cm⁻³, GaAs는 1.8~2.1×10⁶ cm⁻³ 정도의 폭이 있습니다. 볼츠만 상수는 k = 8.617×10⁻⁵ eV/K입니다. 결과는 자릿수와 온도에 따른 변화 경향을 파악하기 위한 값으로 사용하십시오.

반도체 물리 문제 풀어 보기

진성 반도체의 온도를 올렸을 때 진성 캐리어 밀도는 어떻게 됩니까?

  1. A증가한다
  2. B감소한다
  3. C변하지 않는다
정답과 해설 보기

정답: A. 증가한다

온도가 올라가면 가전자대의 전자가 열에너지로 밴드갭을 넘기 쉬워져 전자와 정공의 쌍이 늘어납니다. 진성 캐리어 밀도는 ni ∝ T^(3/2)·exp(−Eg/2kT)이며, 실리콘에서는 실온 부근에서 약 10 ℃ 오를 때마다 대략 2배가 됩니다. 이 급격한 증가가 pn 접합의 역방향 누설 전류가 고온에서 늘어나는 원인이며, 밴드갭이 큰 SiC나 GaN이 고온 동작에 강한 이유이기도 합니다.

실온에서 실리콘의 진성 캐리어 밀도에 가장 가까운 값은 무엇입니까?

  1. A약 1×10⁴ cm⁻³
  2. B약 1×10¹⁰ cm⁻³
  3. C약 1×10²² cm⁻³
정답과 해설 보기

정답: B. 약 1×10¹⁰ cm⁻³

실리콘의 진성 캐리어 밀도는 실온에서 약 1×10¹⁰ cm⁻³입니다(문헌에 따라 1.0~1.5×10¹⁰). 원자 밀도 약 5×10²² cm⁻³와 비교하면 원자 약 10¹²개에 1개만 자유 캐리어가 있는 셈입니다. 게르마늄은 약 2×10¹³, GaAs는 약 2×10⁶ cm⁻³로, 밴드갭이 클수록 자릿수가 다르게 작아집니다. 이 ni의 작음이 약간의 도핑으로 도전성을 자유롭게 제어할 수 있는 이유입니다.

열평형 상태 반도체의 전자 밀도 n과 정공 밀도 p의 곱(n×p)으로 올바른 것은 무엇입니까? (ni: 진성 캐리어 밀도)

  1. A항상 0이 된다
  2. Bni의 제곱과 같다
  3. C불순물 농도의 제곱과 같다
정답과 해설 보기

정답: B. ni의 제곱과 같다

열평형 상태에서는 불순물을 첨가해도 n × p = ni²가 성립합니다(질량 작용 법칙). 전자를 늘리면 재결합 상대가 늘어나므로 정공은 그만큼 줄어든다는 관계입니다. 예를 들어 실리콘(ni ≈ 1×10¹⁰ cm⁻³)에 1×10¹⁶ cm⁻³의 도너를 넣으면 정공은 1×10⁴ cm⁻³이 됩니다. 빛의 조사나 전류의 주입이 있는 비평형 상태에서는 성립하지 않고 np > ni²가 됩니다.

도너 농도 1×10¹⁶ cm⁻³인 n형 실리콘(도너는 모두 이온화, 진성 캐리어 밀도 ni = 1×10¹⁰ cm⁻³)의 정공 밀도는 대략 얼마입니까?

  1. A1×10⁴ cm⁻³
  2. B1×10⁶ cm⁻³
  3. C1×10¹⁰ cm⁻³
정답과 해설 보기

정답: A. 1×10⁴ cm⁻³

도너가 모두 이온화되어 있으므로 전자 밀도는 n ≈ 1×10¹⁶ cm⁻³입니다. 질량 작용 법칙 n × p = ni²에서 p = (1×10¹⁰)² ÷ 1×10¹⁶ = 1×10⁴ cm⁻³가 됩니다. 다수 캐리어의 1조분의 1밖에 안 되는 소수 캐리어이지만, PN 접합의 역방향 전류나 바이폴라 트랜지스터의 동작은 이 소수 캐리어가 담당합니다. ni는 온도에 따라 급격히 늘어나므로 소수 캐리어 밀도도 고온에서 크게 늘어납니다.

자주 묻는 질문

온도가 10 K 올라가면 Si의 ni는 몇 배가 됩니까?

실온 부근에서는 약 2.2배입니다(300 K → 310 K). 역방향 포화 전류처럼 ni²에 비례하는 양은 약 5배가 되므로, PN 접합의 누설 전류는 온도에 매우 민감합니다.

ni를 알면 어디에 쓸 수 있습니까?

소수 캐리어 밀도 p = ni²/ND, PN 접합의 내장 전위 (kT/q)ln(NA·ND/ni²), 다이오드의 역방향 포화 전류(ni²에 비례), 고온에서의 누설 전류 추정 등에 씁니다. 모두 ni의 온도 의존성을 통해 소자의 온도 특성을 결정합니다.

SiC나 GaN 전력 반도체가 고온에 강한 이유는 무엇입니까?

밴드갭이 약 3 eV 이상으로 크고, ni가 실리콘보다 수십 자릿수나 작기 때문입니다. 수백 ℃에서도 열로 생기는 캐리어가 불순물에 의한 캐리어에 도달하지 않아 진성화되기 어려우므로, 고온에서도 누설 전류가 작고 소자로서 동작할 수 있습니다.

관련 용어

진성 캐리어 밀도 밴드갭(Bandgap) 유효 질량(Effective Mass) 페르미 준위 도너(donor) 와이드 밴드갭 반도체

관련 도해

관련 비교

반도체 계산 도구

웨이퍼당 다이 수 및 수율 계산기웨이퍼 지름·다이 크기·결함 밀도로 다이 수, 수율, 양품 1개당 비용을 계산노광 해상도 및 초점 심도 계산기파장, NA, k1로 해상도(하프 피치), 초점 심도, 피치 분할 수 계산셋업·홀드 타이밍 계산기플립플롭 간 경로의 셋업·홀드 슬랙과 최대 클럭 주파수MOSFET I-V 특성 (ID–VDS)Vth, W/L, λ를 바꿔 ID–VDS 곡선과 동작점(영역, ID, gm, ro)을 확인합니다퀴즈 세트 만들기주제와 문항 수를 고르면 수업과 교육에 공유할 수 있는 퀴즈 링크를 만들어 드립니다접합 온도 및 열저항 계산기소비 전력과 열저항으로 접합 온도, Tj(max)까지의 여유, 최대 전력 계산메모리 대역폭 계산기전송 속도와 버스 폭으로 DDR, LPDDR, GDDR, HBM의 피크 및 실효 대역폭 계산ADC SNR과 유효 비트 수(ENOB)분해능, 클럭 지터, 오버샘플링으로 ADC의 SNR과 유효 비트 수 계산암달의 법칙과 병렬 속도 향상병렬화 비율과 프로세서 수로 암달의 법칙과 구스타프슨의 법칙에 따른 속도 향상률과 병렬 효율 계산캐시 주소 분할과 평균 메모리 접근 시간캐시 크기, 라인 크기, 연관도로 태그·인덱스·오프셋 비트 수와 평균 메모리 접근 시간 계산CMOS 소비 전력 (동적·정적)활동률, 용량, 전압, 주파수, 누설 전류로 동적·정적 소비 전력과 DVFS 적용 후 전력 계산PN 접합의 내장 전위와 공핍층 폭도핑 농도와 역방향 바이어스로 PN 접합의 내장 전위, 공핍층 폭, 최대 전계, 접합 용량 계산열산화막 두께 (Deal-Grove 모델)온도, 시간, 건식·습식 분위기, 면방위로 Deal-Grove 모델에 따른 실리콘 산화막 두께와 소비되는 실리콘 계산칩 내부 배선의 RC 지연금속, 폭, 두께, 간격, 유전율, 길이로 배선 저항과 커패시턴스, 분포 RC 지연, 드라이버와 부하를 포함한 지연 계산위상 잡음에서 RMS 지터로의 변환dBc/Hz 단위의 위상 잡음 프로파일을 적분해 클록의 RMS 위상 오차와 RMS 지터 계산PDN 목표 임피던스와 디커플링 커패시터전원 전압, 허용 리플, 전류 변화로 목표 임피던스를 구하고 디커플링 커패시터의 자기 공진 주파수와 유효 대역 계산실리콘의 비저항과 불순물 농도 환산실리콘의 비저항과 불순물 농도(n형·p형)를 서로 환산하고 이동도도 표시밴드갭과 발광 파장 환산밴드갭(eV)과 발광 파장(nm)을 서로 환산. Si·GaAs·GaN 등 대표 재료 프리셋 제공MOSFET의 문턱 전압산화막 두께·기판 농도·게이트 재료·고정 전하·기판 바이어스로 MOSFET의 문턱 전압 계산