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CMOS 소비 전력 (동적·정적)

활동률, 총 스위칭 용량, 전원 전압, 클록 주파수, 누설 전류를 입력하면 CMOS 회로의 동적 소비 전력과 정적 소비 전력을 계산합니다. DVFS로 전압과 주파수를 같은 비율로 낮췄을 때 총 소비 전력이 얼마나 줄어드는지도 확인할 수 있습니다.

입력값

결과

동적 소비 전력 αCV²f
–
정적 소비 전력 Ileak × V
–
총 소비 전력
–
정적 전력 비율
–
DVFS 후 총 소비 전력
–
DVFS 후 전력 (원래 값 대비 %)
–

동적 소비 전력은 P = αCV²f이며, α는 클록 사이클당 노드가 0에서 1로 전환될 확률입니다(α를 전체 천이의 비율로 정의하는 교재에서는 ½αCV²f로 씁니다). 정적 소비 전력은 Ileak × V로 추정하며, DVFS 추정에서는 누설 전류 자체가 전압과 무관하다고 가정하므로 × V 항만 변합니다. 단락 전류에 의한 전력은 포함하지 않습니다.

αCV²f의 의미

CMOS 게이트의 출력이 0에서 1로 상승할 때마다 부하 용량 C는 전원으로부터 CV²의 에너지를 끌어옵니다. 그 절반은 충전 중에 pMOS에서 열로 소모되고, 커패시터에 저장된 나머지 절반은 다음 1에서 0으로의 천이 때 nMOS에서 소모됩니다. α를 클록 사이클당 0에서 1로 천이할 확률이라고 하면 동적 소비 전력은 P = αCV²f입니다. 기본값인 α = 0.1, C = 1 nF, V = 1.0 V, f = 2 GHz에서는 P = 0.1 × 10⁻⁹ × 1² × 2 × 10⁹ = 0.2 W입니다.

정적 소비 전력과 그 비율

트랜지스터가 꺼져 있어도 서브스레숄드 전류, 얇은 게이트 절연막을 통과하는 터널링 전류, 접합 누설 전류의 형태로 전류가 계속 흐릅니다. 이로 인한 정적 소비 전력을 여기서는 Ileak × V로 추정합니다. 기본값에서는 100 mA × 1.0 V = 0.1 W로, 총 0.3 W의 33.3%에 해당합니다. 서브스레숄드 전류는 문턱 전압을 낮추면 지수적으로 증가하고, 온도가 오르면 급격히 커집니다. 미세화로 문턱 전압이 낮아졌기 때문에 정적 소비 전력이 전체에서 큰 비중을 차지하게 되었습니다.

DVFS의 절감 효과가 큰 이유

전원 전압을 낮추면 논리 회로가 느려지므로, 주파수를 낮추면 그만큼 전압도 낮출 수 있습니다. 둘을 모두 s배로 하면 V²f에 비례하는 동적 소비 전력은 s³배가 됩니다. 기본값에서 80%로 하면 동적 소비 전력은 0.8³ = 0.512배인 약 0.102 W로, 정적 소비 전력은 0.08 W로 줄어 합계 0.1824 W, 즉 원래 값의 60.8%가 됩니다. 다만 정해진 작업에 걸리는 시간은 1/s배로 늘어나므로 그 작업의 동적 에너지는 s²배로만 줄어듭니다. 정적 소비 전력이 크면 느리게 실행하는 동안 낭비되는 누설 에너지도 늘어납니다.

설계에서 전력을 줄이는 방법

공식의 각 항은 각각의 저전력 기법에 대응합니다. 클록 게이팅은 유휴 논리의 클록을 멈춰 α를 낮추고, 배선을 짧게 하고 트랜지스터를 작게 하면 C가 줄어듭니다. 전압은 제곱으로 작용하므로 효과가 가장 크며, 부하에 맞춰 전압과 주파수를 조절하는 DVFS가 널리 쓰입니다. 정적 소비 전력에 대해서는 파워 게이팅으로 유휴 블록의 전원을 차단하고, 속도가 필요 없는 경로에는 고문턱 전압 트랜지스터를 사용합니다. 누설이 과도해지지 않고서는 문턱 전압을 더 낮출 수 없다는 점이 전원 전압이 더 이상 내려가지 않게 된 주요 이유입니다.

전력 관리 문제 풀어 보기

CMOS 회로의 동적 소비 전력식 P = αCV²f에서 α가 나타내는 것으로 올바른 것은?

  1. A트랜지스터의 수
  2. B1클록당 신호가 전환되는 비율(활동률)
  3. C칩의 온도
정답과 해설 보기

정답: B. 1클록당 신호가 전환되는 비율(활동률)

동적 소비 전력은 배선이나 게이트의 용량을 충전하고 방전할 때 사용되는 전력입니다. C는 전환되는 부분의 용량, V는 전원 전압, f는 클록 주파수이며, α는 1클록 동안 신호가 어느 정도의 비율로 전환되는지를 나타내는 활동률입니다. 데이터가 변하지 않는 부분이나 클록을 멈춘 부분은 전환되지 않으므로, α를 작게 하는 것도 중요한 저전력 수단입니다.

활동률 α=0.1, 전환되는 용량 C=1 nF, 전원 전압 V=1 V, 주파수 f=1 GHz인 회로의 동적 소비 전력은 얼마입니까?

  1. A1 W
  2. B0.1 W
  3. C10 W
정답과 해설 보기

정답: B. 0.1 W

P = αCV²f에 값을 대입하면 0.1×1×10⁻⁹ F×(1 V)²×1×10⁹ Hz=0.1 W입니다. 용량 단위의 나노(10⁻⁹)와 주파수의 기가(10⁹)가 상쇄되므로 계산이 간단해집니다. 실제 칩에서는 전환되는 용량이 회로 규모에 비례하여 커지며, 전체 동적 소비 전력은 수십~수백 W에 이르기도 합니다.

DVFS에서 전원 전압을 주파수에 비례하여 낮출 수 있다고 합니다. 주파수를 절반으로 했을 때 동적 전력과 정해진 양의 계산에 사용하는 동적 에너지는 대략 어떻게 됩니까?

  1. A전력은 8분의 1, 에너지는 4분의 1이 된다
  2. B전력도 에너지도 절반이 된다
  3. C전력은 4분의 1, 에너지는 변하지 않는다
정답과 해설 보기

정답: A. 전력은 8분의 1, 에너지는 4분의 1이 된다

전력은 V²f에 비례하므로 V와 f가 모두 절반이면 (1/2)²×1/2=1/8이 됩니다. 계산에 걸리는 시간은 2배가 되므로 에너지는 1/8×2=1/4입니다. 1회 전환의 에너지가 CV²에 비례하므로 에너지는 전압의 제곱으로 결정된다고 생각해도 같은 결과가 나옵니다. 실제로는 전압을 낮출 수 있는 범위에 한계가 있고 정적 전력도 있으므로 이만큼 이상적으로 줄지는 않습니다.

전원 전압만 10% 낮췄을 때(다른 조건은 같다고 합니다) 동적 소비 전력은 대략 몇 % 줄어듭니까?

  1. A약 19%
  2. B약 10%
  3. C약 50%
정답과 해설 보기

정답: A. 약 19%

동적 소비 전력은 전압의 제곱에 비례하므로, 전압을 0.9배로 하면 전력은 0.9²=0.81배, 즉 약 19% 줄어듭니다. 작은 전압 변화로도 전력에 미치는 효과가 크므로 전압을 낮추는 것은 가장 효과적인 저전력 수단의 하나입니다. 다만 전압을 낮추면 회로가 느려지므로 필요한 속도를 유지할 수 있는 범위에서 낮춰야 하며, 이를 부하에 따라 수행하는 것이 DVFS입니다.

자주 묻는 질문

전원 전압을 10% 낮추면 동적 소비 전력은 얼마나 줄어듭니까?

동적 소비 전력은 전압의 제곱에 비례하므로, 주파수가 같다면 0.9² = 0.81배로 약 19% 줄어듭니다. 주파수도 10% 낮추면 0.9³ ≈ 0.73배로 약 27% 줄어듭니다.

P = αCV²f와 P = ½αCV²f 중 어느 쪽이 맞습니까?

α의 정의가 다를 뿐 둘 다 맞습니다. α가 클록 사이클당 0에서 1로 천이할 확률이면 P = αCV²f입니다. α가 상승 천이와 하강 천이를 모두 센 것이면 천이 한 번마다 ½CV²가 소모되므로 P = ½αCV²f입니다. 문제에서 어떤 의미로 쓰는지 확인하십시오.

정적 소비 전력은 어떻게 줄일 수 있습니까?

유휴 블록의 파워 게이팅, 고문턱 전압 트랜지스터 사용, 전원 전압 낮추기, 칩 온도를 낮게 유지하기가 모두 도움이 됩니다. 클록 게이팅은 동적 소비 전력을 줄일 뿐 누설 전류는 줄이지 못합니다.

관련 용어

동적 소비 전력(dynamic power) 정적 소비 전력(Static Power) 활동률(Activity Factor) DVFS(동적 전압·주파수 제어) 클록 게이팅(Clock Gating) 파워 게이팅(Power Gating)

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