Français
Menu

HDL et vérification

Apprenez les bases de Verilog et SystemVerilog avec des QCM : code synthétisable, affectations bloquantes et non bloquantes, latches non voulus, machines à états, testbenches et assertions.

S'entraîner sur 10 questionsQuestions aléatoires de ce thème · environ 5 minutes S'entraîner sur ce thèmeToutes les questions de ce thème dans un ordre aléatoire Questions à revoirNe refaire que les questions manquées lors de la dernière tentative

Timing setup/hold →

HDL et vérification : points clés

Les circuits numériques sont décrits dans des langages de description matérielle (HDL) comme Verilog et SystemVerilog. Le code ressemble à un programme, mais il décrit un matériel qui fonctionne de façon concurrente. Les HDL ont leurs propres règles : quelles constructions peuvent être synthétisées en circuits, quand utiliser des affectations bloquantes ou non bloquantes, et comment des conditions manquantes créent des latches non voulus.

La correction d'un circuit se vérifie avec un testbench qui applique des stimuli en entrée. De l'écriture de machines à états et de la vérification automatique de propriétés par assertions jusqu'à la mesure de la complétude de la vérification par la couverture et à la génération de circuits à partir de C par synthèse de haut niveau, ce thème couvre les bases de la conception et de la vérification en HDL.

Toutes les questions sur HDL et vérification (50)
  1. Quelle est la grande différence entre une description en HDL comme Verilog et un programme logiciel en C ou autre ?
  2. Quel est l'objectif de l'utilisation de module en Verilog ?
  3. Quelle est la différence entre les types wire et reg en Verilog ?
  4. Quel circuit représente l'instruction assign Verilog ci-dessus ?
  5. Quel circuit la synthèse logique produit-elle à partir de la description Verilog ci-dessus ?
  6. Quel est le comportement de l'affectation non bloquante (<=) en Verilog ?
  7. Dans la description ci-dessus, juste avant le front montant d'horloge, a=0 et b=1. Quelles sont les valeurs de a et b après le front montant ?
  8. Voulant un registre à décalage à deux étages, on a écrit le code ci-dessus avec des affectations bloquantes (=). Quel problème survient ?
  9. Quelle est la règle générale d'usage des types d'affectation en Verilog ?
  10. Que signifie l'écriture « always @(*) » en Verilog ?
  11. Voulant un circuit combinatoire, on a écrit le code ci-dessus. Quel problème peut survenir ?
  12. Voulant un circuit combinatoire, on a écrit le code ci-dessus. Que produit la synthèse logique ?
  13. Quelle combinaison de cause et de remède explique l'apparition d'un verrou dans la description ci-dessus ?
  14. Quelle écriture est couramment utilisée pour éviter les verrous non voulus dans un bloc always combinatoire ?
  15. Parmi les descriptions Verilog suivantes, laquelle ne devient pas un circuit et est ignorée par la synthèse logique (description destinée à la simulation) ?
  16. Quel circuit obtient-on en synthétisant la description ci-dessus, qui compte les 1 dans d sur 8 bits ?
  17. Quel est le type et le comportement de la réinitialisation dans la description ci-dessus ?
  18. Quelle est la différence entre réinitialisation synchrone et asynchrone ?
  19. Dans un circuit à réinitialisation asynchrone, pourquoi synchronise-t-on la levée de la réinitialisation (passage de 0 à 1) sur l'horloge par deux bascules avant de la distribuer ?
  20. Quelle est la structure de base d'une machine d'états décrite en HDL ?
  21. Dans la description de machine d'états ci-dessus, pourquoi écrit-on « next = state; » en tête du deuxième bloc always ?
  22. Quelle est la caractéristique d'une machine d'états de type Mealy ?
  23. Quelle est la caractéristique du codage one-hot des états d'une machine d'états ?
  24. Pour une machine d'états à trois états, quelle combinaison donne le nombre de bascules nécessaires pour mémoriser l'état (codage binaire / codage one-hot) ?
  25. Avec le compteur 4 bits ci-dessus, si count vaut 15 au front montant d'horloge, que devient count ?
  26. En Verilog, on additionne les signaux a et b de 8 bits et l'on affecte le résultat au signal s de 8 bits (assign s = a + b;). À quoi faut-il prendre garde ?
  27. Voulant que a vaille -1 signé, on a écrit le code ci-dessus, et gt vaut 1. Pourquoi ?
  28. Quelle est la combinaison des valeurs de la logique à quatre états utilisée en simulation Verilog ?
  29. En simulation, un registre sans réinitialisation vaut initialement X. Que se passe-t-il vraisemblablement dans la puce réelle ?
  30. Dans la description ci-dessus, lorsque sel vaut X (indéterminé), la simulation Verilog sélectionne b pour y. Pourquoi cette propriété pose-t-elle problème en vérification ?
  31. Quel énoncé est généralement correct au sujet des descriptions trois états produisant Z (haute impédance) en HDL ?
  32. Quelle est la définition du banc de test utilisé en vérification HDL ?
  33. Quelle est la période de l'horloge générée par la description de banc de test ci-dessus (unité de temps de 1 ns) ?
  34. Dans un banc de test, modifier les entrées du circuit par affectation bloquante au même instant que le front montant d'horloge peut poser problème. Quelle combinaison de raison principale et de remède est correcte ?
  35. Quelle est la caractéristique d'un banc de test autovérifiant ?
  36. Quel est l'objectif de l'utilisation en vérification d'un modèle de référence (modèle doré) écrit en C ou autre ?
  37. Quel est l'objectif principal de l'export des résultats de simulation dans un fichier au format VCD ou analogue ?
  38. Dans les tests à entrées aléatoires, pourquoi enregistre-t-on la graine (seed) du générateur aléatoire ?
  39. Quelle est la définition de la vérification aléatoire contrainte de SystemVerilog ?
  40. Quelle est la définition des tests de non-régression pratiqués en conception de circuits ?
  41. Quel est l'avantage du type logic de SystemVerilog ?
  42. Quel est l'avantage d'utiliser always_ff ou always_comb de SystemVerilog à la place du always de Verilog ?
  43. Quel est l'avantage d'écrire un module avec parameter comme ci-dessus ?
  44. Quel est le rôle de l'instruction generate ci-dessus ?
  45. Quel est le rôle des outils de lint utilisés en vérification HDL ?
  46. Quel est l'objectif principal d'une simulation avec informations de délai sur le circuit après synthèse logique ou placement-routage (netlist au niveau portes) ?
  47. Comment appelle-t-on la forme ci-dessus, où la sortie d'un circuit combinatoire revient à sa propre entrée sans passer par une bascule, et pourquoi faut-il l'éviter ?
  48. Comment la description ci-dessus est-elle généralement traitée lors de la synthèse logique pour FPGA ?
  49. Pour un circuit combinatoire, quelle comparaison est correcte entre une longue chaîne de if/else if et une instruction case à conditions mutuellement exclusives ?
  50. Quelle est la différence entre les opérateurs d'égalité « == » et « === » en Verilog ?

Comparatifs sur ce thème

Autres thèmes de Systèmes informatiques