HDL et vérification
Quel est le comportement de l'affectation non bloquante (<=) en Verilog ?
- ALe membre de gauche est mis à jour à l'instant de l'affectation et la nouvelle valeur est utilisée à la ligne suivante
- BTous les membres de droite d'un même instant sont d'abord évalués, puis les membres de gauche sont mis à jour ensemble
- CLe résultat de l'affectation est ignoré et rien n'est modifié
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Réponse : B. Tous les membres de droite d'un même instant sont d'abord évalués, puis les membres de gauche sont mis à jour ensemble
Avec l'affectation non bloquante, au front d'horloge, tous les membres de droite des <= sont d'abord évalués avec les anciennes valeurs, puis les membres de gauche sont réécrits simultanément. C'est le même comportement que dans un circuit réel où de nombreuses bascules cadencées par la même horloge capturent simultanément les valeurs juste avant le front. En principe, on utilise donc l'affectation non bloquante pour décrire les circuits séquentiels cadencés.