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HDL et vérification

Quelle est la combinaison des valeurs de la logique à quatre états utilisée en simulation Verilog ?

  1. A0, 1, X (indéterminé), Z (haute impédance)
  2. B0, 1, 2, 3
  3. CVrai, faux, haut, bas
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Réponse : A. 0, 1, X (indéterminé), Z (haute impédance)

Outre 0 et 1, les signaux Verilog prennent X (indéterminé), indiquant une valeur inconnue, et Z (haute impédance), indiquant l'absence de pilotage. Les registres non initialisés ou les signaux où deux sorties entrent en conflit valent X ; les fils non connectés ou les lignes trois états dont la sortie est déconnectée valent Z. Repérer des X ou des Z en simulation est un indice majeur pour détecter les erreurs.

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Autres questions sur HDL et vérification

  1. En simulation, un registre sans réinitialisation vaut initialement X. Que se passe-t-il vraisemblablement dans la puce réelle ?
  2. Dans la description ci-dessus, lorsque sel vaut X (indéterminé), la simulation Verilog sélectionne b pour y. Pourquoi cette propriété pose-t-elle problème en vérification ?
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