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HDL et vérification

Quel circuit la synthèse logique produit-elle à partir de la description Verilog ci-dessus ?

always @(posedge clk)
    q <= d;
  1. AUn circuit ET entre d et clk
  2. BUne bascule D capturant d sur le front montant de l'horloge
  3. CUn verrou laissant passer d tant que l'horloge vaut 1
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Réponse : B. Une bascule D capturant d sur le front montant de l'horloge

« always @(posedge clk) » signifie que les affectations internes ne sont effectuées qu'à l'instant du front montant de l'horloge ; la synthèse logique en fait une bascule déclenchée sur front. q conserve la valeur de d au front montant jusqu'au front montant suivant. Dans les circuits synchrones, la quasi-totalité des mémorisations s'écrit sous cette forme. Il faut la distinguer du verrou (latch), sensible au niveau et non au front d'horloge.

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