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HDL et vérification

Quel est l'objectif principal d'une simulation avec informations de délai sur le circuit après synthèse logique ou placement-routage (netlist au niveau portes) ?

  1. AExécuter de nombreux tests plus vite qu'en simulation RTL
  2. BVérifier des problèmes invisibles en simulation RTL : défauts d'initialisation ou de réinitialisation, écarts dus à la synthèse, problèmes liés aux délais
  3. CRéduire la surface du circuit
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Réponse : B. Vérifier des problèmes invisibles en simulation RTL : défauts d'initialisation ou de réinitialisation, écarts dus à la synthèse, problèmes liés aux délais

La simulation RTL est rapide, mais elle ne détecte pas les problèmes de valeurs indéterminées masqués par l'optimisme X, ni les cas où la synthèse produit un circuit différent de la description. La simulation au niveau portes vérifie le fonctionnement avec les portes et bascules réellement produites ; en fournissant au format SDF les délais de chaque porte et fil, les problèmes liés aux délais deviennent aussi visibles. Très lente, elle n'est généralement pratiquée que sur un nombre limité de tests.

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