HDL et vérification
Quel est l'avantage du type logic de SystemVerilog ?
- AIl permet d'affecter par assign comme dans always sans se soucier de la distinction wire/reg (pour un signal à pilote unique)
- BIl garantit l'obtention d'une bascule
- CIl interdit les valeurs X et Z, ce qui accélère la simulation
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Réponse : A. Il permet d'affecter par assign comme dans always sans se soucier de la distinction wire/reg (pour un signal à pilote unique)
En Verilog, il fallait déclarer reg un signal affecté dans always et wire un signal piloté par assign, et chaque changement d'usage imposait de corriger la déclaration, avec risque d'erreur. Le type logic de SystemVerilog acceptant les deux modes d'affectation, il suffit dans la plupart des cas. Pour les signaux à plusieurs pilotes (bus trois états, etc.), on utilise toutefois wire. logic est un type à quatre états incluant X et Z.