HDL et vérification

Quel est l'avantage d'écrire un module avec parameter comme ci-dessus ?

module adder #(parameter W = 8) (
    input  [W-1:0] a, b,
    output [W:0]   s
);
    assign s = a + b;
endmodule
  1. ALe circuit devient automatiquement plus rapide avec parameter
  2. BLa valeur de parameter peut être modifiée librement pendant le fonctionnement de la puce
  3. CEn spécifiant W à chaque utilisation, la même description produit des additionneurs de largeurs différentes, 8 bits, 16 bits, etc.
Afficher la réponse et l'explication

Réponse : C. En spécifiant W à chaque utilisation, la même description produit des additionneurs de largeurs différentes, 8 bits, 16 bits, etc.

parameter est une constante dont la valeur peut être spécifiée lors de l'utilisation du module. En paramétrant la largeur en bits ou la profondeur d'une FIFO, une même description se réutilise à diverses tailles, ce qui évite d'écrire plusieurs fois des circuits similaires et les erreurs associées. La valeur est fixée à la synthèse logique, et un circuit de taille adaptée à chaque valeur est produit. Ce n'est pas une valeur modifiable pendant le fonctionnement de la puce ; un réglage à changer à l'exécution se conserve dans un registre.

S'entraîner sur ce thème Retour au thème

Autres questions sur HDL et vérification

  1. Quel est le rôle de l'instruction generate ci-dessus ?
  2. Quel est le rôle des outils de lint utilisés en vérification HDL ?
  3. Quel est l'objectif principal d'une simulation avec informations de délai sur le circuit après synthèse logique ou placement-routage (netlist au niveau portes) ?
  4. Comment appelle-t-on la forme ci-dessus, où la sortie d'un circuit combinatoire revient à sa propre entrée sans passer par une bascule, et pourquoi faut-il l'éviter ?
  5. Comment la description ci-dessus est-elle généralement traitée lors de la synthèse logique pour FPGA ?

Comparatifs sur ce thème