硬體描述語言與驗證
以三選一題型學習Verilog、SystemVerilog的基本觀念、可合成的寫法、阻塞式賦值與非阻塞式賦值、非預期的閂鎖、狀態機、測試平台與斷言。
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硬體描述語言與驗證的重點
數位電路是以Verilog與SystemVerilog等硬體描述語言（HDL）撰寫的。外觀與程式相似，但所寫的內容表示的是同時運作的電路。HDL有其特有的規則，例如可由邏輯合成轉換為電路與不可轉換的寫法、阻塞式賦值與非阻塞式賦值的使用區分，以及因漏寫條件而產生非預期的閂鎖。
所寫的電路是否正確，要用測試平台（testbench）給予輸入來確認。本單元學習以HDL設計與驗證的基本觀念，包括狀態機的寫法、以斷言自動檢查性質、以涵蓋率評估驗證是否充分，以及從C語言等產生電路的高階合成。