HDL et vérification
Quelle est la différence entre les types wire et reg en Verilog ?
- Areg devient toujours une bascule et wire toujours un circuit combinatoire
- Bwire représente une connexion pilotée par une instruction assign ou analogue, reg un signal affecté dans un bloc always, mais reg ne devient pas forcément une bascule
- Cwire sert à stocker des nombres, reg des caractères
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Réponse : B. wire représente une connexion pilotée par une instruction assign ou analogue, reg un signal affecté dans un bloc always, mais reg ne devient pas forcément une bascule
En Verilog, la règle est de déclarer wire les signaux pilotés par une instruction assign ou une sortie de module, et reg les signaux affectés dans un bloc always. reg semble abréger « registre », mais une affectation dans always @(*) donne un circuit combinatoire, pas une bascule. C'est l'écriture, mise à jour ou non sur un front d'horloge, qui détermine s'il s'agit d'une bascule. En SystemVerilog, les deux peuvent s'écrire avec le type logic.