HDL과 검증
합성 가능한 코드, 블로킹과 논블로킹 할당, 의도하지 않은 래치, 상태 머신, 테스트벤치, 어서션 등 Verilog와 SystemVerilog의 기초를 객관식 문제로 학습합니다.
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HDL과 검증: 핵심 정리
디지털 회로는 Verilog나 SystemVerilog 같은 하드웨어 기술 언어(HDL)로 작성합니다. 코드는 프로그램처럼 보이지만 동시에 동작하는 하드웨어를 기술합니다. HDL에는 어떤 구문이 회로로 합성될 수 있는지, 블로킹 할당과 논블로킹 할당을 언제 쓰는지, 조건 누락이 어떻게 의도하지 않은 래치를 만드는지 등 고유한 규칙이 있습니다.
회로가 올바른지는 입력을 인가하는 테스트벤치로 확인합니다. 상태 머신 작성, 어서션을 이용한 속성의 자동 검사, 커버리지를 이용한 검증 완성도 측정, C에서 회로를 생성하는 고수준 합성까지, 이 주제는 HDL로 설계하고 검증하는 기초를 다룹니다.