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HDL et vérification

Parmi les descriptions Verilog suivantes, laquelle ne devient pas un circuit et est ignorée par la synthèse logique (description destinée à la simulation) ?

  1. AL'instruction assign
  2. Balways @(posedge clk)
  3. CUne spécification de délai comme #10
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Réponse : C. Une spécification de délai comme #10

« #10 » fait avancer le temps de 10 unités dans la simulation, mais la synthèse logique, incapable de créer un délai, l'ignore. Le délai réel du circuit est déterminé par les portes et les fils utilisés. De même, les commandes d'affichage comme $display ou les lectures et écritures de fichiers, propres aux bancs de test, ne deviennent pas des circuits. Mélanger ce type de description dans le RTL synthétisé provoque des divergences entre la simulation et le matériel.

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