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Interfaces d'E/S et bus

Découvrez les interfaces d'E/S et les bus avec des QCM : lignes (lanes) PCI Express et calculs de bande passante, liaisons série SerDes, USB, bus sur puce comme AXI, CXL, bande passante et latence.

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Bande passante mémoire →

Interfaces d'E/S et bus : points clés

À l'intérieur d'un ordinateur, des composants comme le CPU, la mémoire, le GPU, le stockage et le réseau sont reliés par diverses interfaces. Pour les liaisons à haut débit, la transmission série, qui envoie des signaux très rapides sur quelques fils, a remplacé les bus parallèles à nombreux fils, grâce à des circuits émetteurs-récepteurs appelés SerDes.

Ce thème couvre le calcul de la bande passante à partir du nombre de lanes PCI Express et du débit par lane, l'efficacité du codage, les bases de l'USB, les bus sur puce comme AXI qui relient les blocs d'une puce, et CXL pour le partage de la mémoire. Comprendre que bande passante et latence sont des grandeurs différentes permet d'identifier ce qui limite réellement les performances.

Toutes les questions sur Interfaces d'E/S et bus (50)
  1. Quelle est la principale raison pour laquelle les liaisons rapides entre puces ou entre cartes sont passées de la transmission parallèle, sur de nombreuses lignes, à la transmission série, qui fait circuler des signaux rapides sur peu de lignes ?
  2. Quel est le rôle d'un SerDes (sérialiseur/désérialiseur) utilisé en transmission série rapide ?
  3. Quelle est la principale raison de l'utilisation de la signalisation différentielle, qui fait circuler des signaux opposés sur deux lignes, en transmission série rapide ?
  4. Quel est le rôle du circuit de récupération d'horloge et de données (CDR) côté réception d'une transmission série rapide ?
  5. Quel est l'objectif du codage 8b/10b (qui transmet 8 bits de données sous forme d'un code de 10 bits) utilisé en transmission série ?
  6. Pour une liaison utilisant le codage 8b/10b dont le débit de signal est de 5 Gb/s, quel est le débit utile de données ?
  7. Quelle valeur est la plus proche de l'efficacité du codage 128b/130b adopté à partir de PCI Express 3.0 ?
  8. Quelle description d'une « voie » (lane) PCI Express est correcte ?
  9. Quelle valeur est la plus proche de la bande passante utile unidirectionnelle d'une liaison x16 en PCI Express 3.0 (8 GT/s par voie, codage 128b/130b) ?
  10. Quelle est l'évolution correcte du débit de signal par voie à chaque nouvelle génération de PCI Express, de la 3e à la 6e génération ?
  11. Quelle caractéristique de la PAM4 (modulation d'amplitude d'impulsion à 4 niveaux) adoptée dans PCI Express 6.0 est correcte ?
  12. Pourquoi la correction d'erreurs (FEC) devient-elle plus importante avec la PAM4 qu'avec la NRZ ?
  13. Que se passe-t-il si l'on insère un SSD PCI Express x4 dans un connecteur de longueur x16 de la carte mère (en supposant que le connecteur est câblé pour x4 ou plus) ?
  14. Quelle description de la topologie de PCI Express est correcte ?
  15. Quelle description du mécanisme de communication de PCI Express est correcte ?
  16. Que fait la couche liaison de données de PCI Express face aux erreurs binaires survenant en transmission ?
  17. Quel mécanisme permet au CPU de lire et écrire les registres et la mémoire d'un périphérique PCI Express ?
  18. Quelle caractéristique des MSI (interruptions signalées par message) utilisées en PCI Express est correcte ?
  19. Quelle est la différence correcte entre la « bande passante » et la « latence » d'une interface ?
  20. Sur une liaison de bande passante 10 GB/s et de latence 1 µs, quelle est la durée la plus proche pour transmettre une fois 64 octets de données (durée = latence + volume ÷ bande passante) ?
  21. Quelle est la méthode la plus efficace pour accélérer un programme qui échange des milliers de fois de petites données une à une avec un périphérique ?
  22. Quelle description du mécanisme de communication USB est correcte (pour l'USB classique, hors USB4) ?
  23. Quelle affirmation concernant l'USB Type-C est correcte ?
  24. Quelle description de l'USB Power Delivery (USB PD) est correcte ?
  25. Parmi les types de transfert USB, quelle caractéristique du transfert isochrone est correcte ?
  26. Quelle description du « branchement à chaud » (hot plug), disponible en USB et dans certains cas en PCI Express, est correcte ?
  27. Quel bus de la norme AMBA d'Arm est largement utilisé pour relier, à l'intérieur d'un SoC, des blocs comme le CPU, le contrôleur mémoire et les circuits périphériques ?
  28. Quelle caractéristique du bus AXI est correcte ?
  29. Dans la poignée de main VALID/READY utilisée sur chaque canal AXI, à quel moment les données sont-elles transférées ?
  30. Quel est l'avantage du transfert en rafale (burst) d'AXI ?
  31. Quel est l'avantage, en AXI, de pouvoir émettre une requête de lecture sans attendre la réponse à la précédente (avoir plusieurs requêtes en cours simultanément) ?
  32. Parmi les variantes d'AXI, à quelle utilisation AXI4-Lite est-il principalement destiné ?
  33. Quelle caractéristique d'AXI4-Stream est correcte ?
  34. Pourquoi utilise-t-on un réseau sur puce (NoC) plutôt qu'un bus partagé unique dans les grands SoC ?
  35. Quelle description de CXL (Compute Express Link) est correcte ?
  36. Quel est l'avantage de l'extension de mémoire par CXL (mémoire CXL) ?
  37. Quelle combinaison correspond aux trois protocoles constituant CXL ?
  38. Quel est le rôle des égaliseurs (CTLE, DFE, etc.) utilisés dans les circuits de réception de transmission série rapide ?
  39. Quelle affirmation concernant le diagramme de l'œil, qui sert à évaluer la qualité d'un signal série rapide, est correcte ?
  40. Plus le débit série augmente, plus il devient difficile de transmettre le signal sur une piste de carte de même longueur, et l'on insère parfois des retimers. Quelle en est la principale raison ?
  41. Que signifie l'exigence « taux d'erreur binaire (BER) inférieur ou égal à 10 puissance moins 12 » pour une transmission série rapide ?
  42. Pour les pistes de signaux rapides, quel est l'objectif de l'adaptation de l'impédance caractéristique de la piste à celle des circuits d'émission et de réception ?
  43. Une liaison rapide comme l'Ethernet 100 gigabits est parfois réalisée en regroupant par exemple 4 voies de 25 Gb/s. Quel est le principe correct ?
  44. Quel est l'objectif de l'horloge à étalement de spectre (SSC) utilisée notamment en PCI Express ?
  45. Que signifie le fait qu'une voie PCI Express soit « full duplex » ?
  46. Quelle description du contrôle de flux par crédits utilisé en PCI Express est correcte ?
  47. Dans les systèmes reliant de nombreux GPU pour l'IA, quelle est la principale raison de l'utilisation de liaisons rapides dédiées entre GPU (comme NVLink de NVIDIA), distinctes de PCI Express ?
  48. En PCI Express, l'envoi de nombreux paquets d'écriture de petites données de 64 octets réduit nettement la bande passante utile par rapport à la valeur théorique. Quelle en est la principale raison ?
  49. Quelle description du mécanisme de DMA utilisant un anneau de descripteurs en mémoire, largement employé par les cartes réseau et les SSD NVMe, est correcte ?
  50. Quelle affirmation concernant les fonctions d'économie d'énergie des liaisons PCI Express (états L0s et L1 de l'ASPM) est correcte ?

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