DIBL・GIDL・パンチスルーの違い：起こる場所・原因・Id-Vg特性・対策を比較
DIBL・GIDL・パンチスルーは、どれもトランジスタをオフにしたいときに流れてしまうリーク電流に関わる現象ですが、起こる場所と原因が違います。DIBL(ドレイン誘起障壁低下)は、ゲート長が短いとドレインの電界がソースの近くまで届き、ソースとチャネルの間の電位障壁を下げる現象で、ドレイン電圧が高いほどしきい値電圧が下がります。パンチスルーは、ソースとドレインの空乏層がつながり、ゲートの届かない基板の深い所を電流が流れる現象で、DIBLが極端に進んだ状態ともいえます。GIDL(ゲート誘起ドレインリーク)は、ゲートとドレインが重なる部分の強い電界でバンド間トンネル電流が流れる現象で、ゲート長の短さよりも、ゲートとドレインの間の電圧の大きさで決まります。
| 項目 | DIBL | GIDL | パンチスルー |
|---|---|---|---|
| 起こる場所 | チャネルのソース側の端(表面付近)。ソースとチャネルの間の電位障壁が下がる | ドレインのうち、ゲートと重なる部分の表面付近(ドレイン端) | チャネルより深い基板の中。ソースとドレインの空乏層がつながった所 |
| 目立つバイアス条件 | オフ状態やしきい値付近で、ドレイン電圧が高いとき | オフ状態で、ゲートとドレインの間の電圧が大きいとき(nMOSならゲートが0 Vや負で、ドレインが高い電圧) | ドレイン電圧が高いとき。ゲート電圧にはほとんどよらない |
| 物理的な原因 | ドレインの電界がソースの近くまで届き、ゲートに代わって障壁の高さの一部を決めてしまう(2次元の静電的な効果) | 強い電界でバンドが大きく曲がり、価電子帯の電子が伝導帯へトンネルする(バンド間トンネル)。nMOSでは電子がドレインへ、正孔が基板へ流れる | ドレイン側の空乏層がソース側の空乏層とつながって基板の中の障壁がなくなり、キャリアがソースからドレインへ直接流れる |
| Id-Vg特性での現れ方 | ドレイン電圧を上げると、サブスレッショルド領域の曲線が左(低いゲート電圧の側)へずれる。しきい値電圧の低下とオフ電流の増加として見える | ゲート電圧をしきい値より下げていくと、いったん減ったドレイン電流が逆に増え始める(低いゲート電圧の側での立ち上がり) | サブスレッショルドの傾きがなだらかになり、ゲート電圧を下げても電流が十分に減らず、オフにできない |
| Id-Vd特性での現れ方 | 飽和領域でも、ドレイン電圧とともに電流が増え続ける(出力抵抗が下がる) | オフ状態でドレイン電圧を上げると電流が増える。ゲート電圧が低いほど目立つ | あるドレイン電圧を超えると、ゲート電圧と無関係に電流が急に増える |
| ゲート長(Lg)への依存 | 強い。ゲート長が短いほど大きくなる | 弱い。ドレイン端で起こるので、主にゲート長以外の要因(電界の強さ、ドレイン端の濃度、ゲート絶縁膜の厚さ)で決まる | 非常に強い。ゲート長が短く、基板の濃度が低いほど起こりやすい |
| 電圧への依存 | ドレイン電圧に対して、しきい値電圧がおおむね比例して下がる。mV/Vで表すことが多い | ゲートとドレインの間の電圧(Vdg)とともに急に増える | ドレイン電圧とともに急に増える。ゲート電圧ではほとんど制御できない |
| 主な対策 | 薄いゲート絶縁膜(High-k)、浅いエクステンション、ハロー(ポケット)注入、薄いボディ(FD-SOI、FinFET、GAA) | ドレイン端の濃度分布をなだらかにする(LDD構造など)、ゲートとドレインの重なりの最適化、ゲートとドレインの間の電圧を抑える | 基板の濃度を高める(パンチスルーストッパーの注入)、ハロー(ポケット)注入、浅い接合、レトログレードウェル、深い電流経路をなくす構造(SOI、FinFET、GAA) |
| 問題になりやすい場面 | ゲート長の短いロジックのトランジスタ全般。待機時のリークや、アナログ回路の利得の低下 | DRAMのセルトランジスタなど、オフ時のリークを非常に小さくしたい素子。ゲートに負の電圧をかけてオフにする回路 | ゲート長が短すぎるトランジスタや、高いドレイン電圧をかける素子。使えるゲート長と電圧の限界を決める |
数値は代表的な目安で、世代や製品によって異なります。