DIBL、GIDL、貫穿的差異：發生位置、原因、Id-Vg 特性、對策比較
DIBL、GIDL 與貫穿，都和電晶體應該關閉時仍會流動的漏電流有關，但發生的位置與原因不同。DIBL（汲極引發位障降低）是在閘極長度短時，汲極的電場延伸到源極附近，使源極與通道之間的電位障壁降低的現象；汲極電壓越高，臨界電壓越低。貫穿是源極與汲極的空乏層連在一起，電流從閘極控制不到的基板深處流過的現象，也可以說是 DIBL 極端惡化的狀態。GIDL（閘極引發汲極漏電）是在閘極與汲極重疊部分的強電場下，流過能帶間穿隧電流的現象；與其說取決於閘極的長短，不如說取決於閘極與汲極之間電壓的大小。
| 項目 | DIBL | GIDL | 貫穿（Punch-through） |
|---|---|---|---|
| 發生位置 | 通道靠源極側的一端（表面附近）。源極與通道之間的電位障壁降低 | 汲極中與閘極重疊部分的表面附近（汲極端） | 比通道更深的基板內部。源極與汲極空乏層相連之處 |
| 明顯的偏壓條件 | 關閉狀態或臨界附近，汲極電壓高時 | 關閉狀態下，閘極與汲極之間電壓大時（nMOS 為閘極 0 V 或負電壓、汲極為高電壓） | 汲極電壓高時。幾乎與閘極電壓無關 |
| 物理原因 | 汲極的電場延伸到源極附近，取代閘極決定一部分障壁的高度（二維的靜電效應） | 強電場使能帶大幅彎曲，價帶的電子穿隧到導帶（能帶間穿隧）。在 nMOS 中，電子流向汲極、電洞流向基板 | 汲極側的空乏層與源極側的空乏層相連，基板內的障壁消失，載子從源極直接流向汲極 |
| 在 Id-Vg 特性上的表現 | 提高汲極電壓時，次臨界區的曲線往左（低閘極電壓側）偏移。表現為臨界電壓降低與關閉電流增加 | 把閘極電壓降到臨界以下時，一度減少的汲極電流反而開始增加（低閘極電壓側的上揚） | 次臨界的斜率變得平緩，即使降低閘極電壓，電流也無法充分減少，無法關閉 |
| 在 Id-Vd 特性上的表現 | 即使在飽和區，電流也隨汲極電壓持續增加（輸出電阻降低） | 關閉狀態下提高汲極電壓，電流就增加。閘極電壓越低越明顯 | 超過某個汲極電壓後，電流與閘極電壓無關地急遽增加 |
| 對閘極長度（Lg）的依存性 | 強。閘極長度越短越大 | 弱。因為發生在汲極端，主要由閘極長度以外的因素（電場強度、汲極端的濃度、閘極絕緣膜厚度）決定 | 非常強。閘極長度越短、基板濃度越低越容易發生 |
| 對電壓的依存性 | 臨界電壓大致與汲極電壓成比例地降低。常以 mV/V 表示 | 隨閘極與汲極之間的電壓（Vdg）急遽增加 | 隨汲極電壓急遽增加。閘極電壓幾乎無法控制 |
| 主要對策 | 較薄的閘極絕緣膜（High-k）、淺的延伸區、暈環（口袋）佈植、薄的本體（FD-SOI、FinFET、GAA） | 使汲極端的濃度分布平緩（LDD 結構等）、最佳化閘極與汲極的重疊、抑制閘極與汲極之間的電壓 | 提高基板濃度（貫穿阻擋層佈植）、暈環（口袋）佈植、淺接面、逆向摻雜井、消除深層電流路徑的結構（SOI、FinFET、GAA） |
| 容易成為問題的情境 | 閘極長度短的邏輯電晶體整體。待機時的漏電，以及類比電路的增益降低 | DRAM 的單元電晶體等，需要把關閉時漏電壓到非常小的元件。對閘極施加負電壓來關閉的電路 | 閘極長度過短的電晶體，或施加高汲極電壓的元件。決定可用的閘極長度與電壓的極限 |
數值為具代表性的大致參考值，會因世代或產品而異。