Étape de conception qui, à partir de la netlist issue de la synthèse logique, dispose les cellules sur la puce (placement) et détermine les interconnexions entre elles (routage).
Nom japonais: 配置配線
« Placement-routage » apparaît dans 16 questions d'entraînement réparties sur 3 thèmes, dont Flot de conception de circuits intégrés et EDA, Analyse temporelle et CDC, HDL et vérification.
La synthèse logique transforme le RTL en netlist au niveau portes, mais cette netlist n'a aucune géométrie. Le placement-routage (P&R) la convertit en layout physique. Il commence par le floorplanning, qui fixe la taille de la puce, la position des gros blocs comme les mémoires, l'emplacement des E/S et l'ossature du réseau d'alimentation. Les cellules standard sont ensuite placées en rangées, l'arbre d'horloge est synthétisé (clock tree synthesis, CTS) pour distribuer l'horloge avec un décalage (skew) maîtrisé, et enfin les nets de signal sont routés sur les couches métalliques. Le résultat passe ensuite à l'extraction, à la validation finale du timing (sign-off) et à la vérification physique.
Le placement positionne de milliers à des millions de cellules afin de minimiser la longueur totale de fils tout en évitant la congestion, c'est-à-dire les zones où il faudrait plus de fils qu'il n'existe de pistes de routage. Il est piloté par le timing : les cellules des chemins critiques sont rapprochées, et les outils insèrent des buffers ou redimensionnent des portes au fil de l'eau. Une étape finale de légalisation aligne chaque cellule sur les rangées de cellules standard, sans chevauchement. Les choix faits au floorplanning, comme placer côte à côte des blocs qui échangent beaucoup de données, fixent les limites de ce que le placement peut atteindre et coûtent cher à modifier ensuite.
Le routage se déroule généralement en deux étapes. Le routage global divise la puce en une grille grossière et attribue à chaque net un chemin à travers des régions, en estimant la congestion. Le routage détaillé affecte ensuite de vraies pistes et des vias sur chaque couche métallique, en respectant les règles de conception de largeur et d'espacement. Les couches alternent généralement de direction préférentielle, horizontale sur l'une et verticale sur la suivante, pour garder un routage régulier. Les couches basses, fines et denses, servent aux connexions locales, tandis que les couches hautes épaisses transportent les longs signaux globaux, les horloges et l'alimentation avec une résistance plus faible.
Après le routage, l'extraction des parasites calcule la résistance et la capacité de chaque fil à partir de sa géométrie, de son recouvrement et de son espacement avec ses voisins. Ces valeurs alimentent l'analyse temporelle statique, l'analyse de puissance et les vérifications de diaphonie. Dans les technologies avancées, le retard des fils représente une part importante du retard des chemins : un design qui respectait le timing après synthèse peut donc échouer après routage. Des corrections comme l'insertion de buffers, le redimensionnement de cellules et le reroutage sont itérées jusqu'à la fermeture du timing, puis la vérification des règles de conception (DRC) et la vérification layout/schéma (LVS) valident le layout avant le tape-out.
Réponse : A. Réduire la dispersion des temps d'arrivée de l'horloge aux bascules (skew)
La dispersion des instants d'arrivée de l'horloge aux millions de bascules d'une puce provoque des violations temporelles. La CTS distribue l'horloge par des tampons disposés en arbre et réduit la dispersion des temps d'arrivée (skew). L'horloge commutant en permanence, l'arbre d'horloge peut représenter une part importante de la consommation de la puce. Son objectif est distinct de la tension d'alimentation ou de la correction des violations DRC.
Réponse : C. Extraction des éléments parasites (extraction RC)
L'extraction des éléments parasites calcule et extrait la résistance et la capacité des interconnexions à partir de leur géométrie, de leur espacement et de leur recouvrement avec les couches supérieures et inférieures. Ces valeurs permettent une analyse temporelle statique, une analyse de consommation et de diaphonie précises. Avec la miniaturisation, le délai des interconnexions devient grand par rapport à celui des cellules, d'où son importance croissante. La synthèse logique génère les portes, et l'ATPG les vecteurs de test.
Le placement décide de l'emplacement de chaque cellule sur la puce, tandis que le routage crée les fils métalliques et les vias qui relient les cellules placées conformément à la netlist. La qualité du placement détermine en grande partie la facilité du routage.
Il est précédé de la synthèse logique, qui fournit la netlist au niveau portes. Il est suivi de l'extraction des parasites, de l'analyse temporelle statique et de la vérification physique (DRC et LVS) avant que le layout ne soit transmis pour fabrication.
Le floorplanning fixe la taille de la puce, la position des blocs, l'emplacement des E/S et le réseau d'alimentation, qui contraignent toutes les étapes suivantes. Un mauvais floorplan entraîne de la congestion et des fils longs que les étapes ultérieures ne peuvent pas entièrement corriger.
La synthèse logique convertit ensuite le RTL en netlist au niveau portes, et le placement-routage produit le dessin des masques sur la puce.
Quel est l'ordre correct du flot de conception d'un LSI num…Disposer et relier les cellules relève du placement-routage, et le transfert sur plaquette de la lithographie.
Quelle description de la synthèse logique est correcte ?Sans vecteurs de test, elle garantit l'équivalence pour toutes les combinaisons d'entrées ; elle sert à vérifier avant et après la synthèse logique, le placement-routage ou un ECO.
Quelle méthode confirme mathématiquement, sans simulation, …En conception en cellules standard, les circuits de base comme les NAND ou les bascules sont préconçus et vérifiés sous forme de cellules de hauteur uniforme, que les outils de synthèse logique et de placement-routage disposent en rangées et relient.
Quelle description de la conception en cellules standard es…Elle sert de sortie à la synthèse logique et d'entrée au placement-routage, et le LVS compare la netlist extraite du layout avec celle du schéma.
Quelle description de la netlist est correcte ?Synthèse logique Netlist RTL (niveau transfert de registres) DRC (vérification des règles de conception) FPGA Gigue (jitter) Incertitude d'horloge (clock uncertainty) STA (analyse temporelle statique) Diaphonie (crosstalk) ATPG (génération automatique de vecteurs de test)