Ontwerpstap waarbij, uitgaande van de netlist uit logische synthese, de cellen op de chip worden geplaatst (placement) en de verbindingen tussen de cellen worden bepaald (routing).
Japanse benaming: 配置配線
“Plaatsing en routering (place and route)” komt voor in 12 oefenvragen uit 1 onderwerpen, bijv. LSI-ontwerpflow en EDA.
Vakgebied: LSI-ontwerpflow en EDA
Logische synthese zet RTL om in een netlist op gateniveau, maar die netlist heeft geen geometrie. Plaatsing en routering (P&R) zet hem om in een fysieke layout. Het begint met floorplanning, waarin de diegrootte, de posities van grote blokken zoals geheugens, de I/O-locaties en de ruggengraat van het voedingsnet worden vastgelegd. Daarna worden standaardcellen in rijen geplaatst, wordt de klokboom gesynthetiseerd (clock tree synthesis, CTS) om de klok met beheerste skew te verdelen, en worden ten slotte de signaalnetten op de metaallagen gerouteerd. De output gaat door naar extractie, timing sign-off en fysieke verificatie.
Placement positioneert duizenden tot miljoenen cellen zodanig dat de totale draadlengte minimaal is en congestie wordt vermeden, dat wil zeggen gebieden waar meer draden nodig zijn dan er routeringssporen beschikbaar zijn. Het is timing-driven: cellen op kritieke paden worden naar elkaar toe getrokken, en de tools voegen onderweg buffers toe of passen de grootte van gates aan. Een laatste legalisatiestap zet elke cel zonder overlap op de standaardcelrijen. Beslissingen uit de floorplanning, zoals blokken die veel data uitwisselen naast elkaar plaatsen, bepalen de grenzen van wat placement kan bereiken en zijn later duur om te veranderen.
Routering verloopt meestal in twee fasen. Global routing verdeelt de chip in een grof raster, wijst elk net een pad door de gebieden toe en schat de congestie. Detailed routing kent vervolgens echte sporen en via's toe op elke metaallaag, met inachtneming van de ontwerpregels voor breedte en afstand. Lagen hebben doorgaans afwisselend een voorkeursrichting, horizontaal op de ene en verticaal op de volgende, om de routering regelmatig te houden. Lagere lagen zijn dun en dicht voor lokale verbindingen, terwijl dikke bovenste lagen lange globale signalen, klokken en voeding met lagere weerstand transporteren.
Na de routering berekent parasitaire extractie de weerstand en capaciteit van elke draad uit de geometrie en de overlap en afstand tot naburige draden. Deze waarden voeden statische timinganalyse, vermogensanalyse en crosstalkcontroles. In geschaalde technologieën is de draadvertraging een groot deel van de padvertraging, zodat een ontwerp dat na synthese de timing haalde, na routering kan falen. Correcties zoals bufferinsertie, aanpassing van celgroottes en herroutering worden herhaald tot de timing sluit, en DRC (design rule check) en LVS-verificatie (layout versus schematic) bevestigen de layout vóór de tape-out.
Antwoord: C. Extractie van parasitaire elementen (RC-extractie)
Bij extractie van parasitaire elementen worden uit de vorm van de bedrading in de layout, de afstanden en de overlap met onder- en bovenliggende lagen de weerstand en capaciteit van de bedrading berekend en gehaald. Met deze waarden worden statische timinganalyse en analyse van vermogen en overspraak nauwkeurig uitgevoerd. Door verkleining wordt de vertraging van de bedrading groot ten opzichte van die van cellen en neemt het belang toe. Logische synthese is het genereren van gates en ATPG het genereren van testpatronen.
Antwoord: A. Floorplanning
Bij floorplanning worden de afmetingen van de chip, de posities van grote blokken zoals geheugens, de plaatsing van in- en uitgangspinnen en het skelet van de voedingsbedrading bepaald. Blokken die gegevens uitwisselen dicht bij elkaar plaatsen maakt de bedrading korter en vermindert congestie. Beslissingen in deze fase beïnvloeden congestie, timing en vermogen sterk en zijn achteraf moeilijk te wijzigen, dus het is een belangrijke stap in het ontwerp. CTS en DRC zijn latere stappen.
Placement bepaalt waar elke cel op de die komt, terwijl routing de metalen draden en via's aanlegt die de geplaatste cellen volgens de netlist verbinden. De kwaliteit van de placement bepaalt grotendeels hoe makkelijk de routing wordt.
Logische synthese komt ervoor en levert de netlist op gateniveau. Daarna volgen parasitaire extractie, statische timinganalyse en fysieke verificatie zoals DRC en LVS, voordat de layout wordt vrijgegeven voor productie.
Floorplanning legt de diegrootte, de blokposities, de I/O-plaatsing en het voedingsnet vast, en die beperken alles wat volgt. Een slecht floorplan veroorzaakt congestie en lange draden die latere stappen niet volledig kunnen herstellen.
Daarna zet logische synthese dit om in een netlist op gateniveau en maakt place and route de layout op de chip.
Welke volgorde is juist voor de ontwerpflow van een gewone …Het plaatsen en bedraden van cellen is place and route en het overbrengen op de wafer is lithografie.
Welke uitspraak over logische synthese is juist?Er hoeven geen testpatronen te worden opgesteld en de equivalentie kan voor alle combinaties van ingangen worden gegarandeerd, zodat de methode wordt gebruikt voor controle voor en na logische synthese, place and route en ECO.
Welke methode controleert zonder simulatie wiskundig dat de…Bij het standaardcelontwerp worden basisschakelingen zoals NAND en flipflops vooraf ontworpen en geverifieerd als cellen van gelijke hoogte, en worden ze door tools voor logische synthese en place and route in rijen geplaatst en verbonden.
Welke uitspraak over het standaardcelontwerp (standard cell…Ze wordt gebruikt als uitvoer van logische synthese en als invoer van place and route, en bij LVS wordt de uit de layout geëxtraheerde netlist vergeleken met de netlist van het schema.
Welke uitspraak over een netlist is juist?Logische synthese Numerieke apertuur (NA) RTL (register transfer level) Netlist DRC (design rule check) FPGA STA (statische timinganalyse) ATPG (automatic test pattern generation) Hardwarebeschrijvingstaal (HDL) Verilog