Abréviation de Layout Versus Schematic. Vérification que la connectivité du circuit extraite du layout correspond au schéma ou à la netlist. Effectuée systématiquement avec la DRC avant le tape-out.
Nom japonais: LVS
« LVS » apparaît dans 5 questions d'entraînement réparties sur 1 thèmes, dont Flot de conception de circuits intégrés et EDA.
Le LVS (layout versus schematic) vérifie que le layout dessiné réalise exactement le circuit voulu. L'outil extrait d'abord les composants à partir des polygones du layout : le recouvrement du polysilicium et de la diffusion forme un transistor, des niveaux de marquage spécifiques identifient résistances et condensateurs, et contacts et vias relient les formes métalliques en équipotentielles. On obtient ainsi une netlist du layout, qui est ensuite comparée à la netlist de référence issue du schéma ou du placement-routage, ce qui revient pour l'essentiel à un problème d'appariement de graphes. Au-delà de la connectivité, le LVS compare aussi aux valeurs de référence les paramètres des composants, comme la largeur et la longueur des transistors ou la valeur des résistances.
Les erreurs LVS les plus courantes sont les courts-circuits (shorts), où deux équipotentielles qui devraient être séparées se touchent, et les circuits ouverts (opens), où une équipotentielle est interrompue. Un court-circuit entre réseaux d'alimentation est particulièrement grave. Les autres signalements concernent des composants manquants ou en trop, des broches inversées, des transistors aux mauvaises dimensions et des étiquettes de broches mal placées ou mal orthographiées, qui font paraître des équipotentielles non connectées même si la géométrie est correcte. Le débogage est souvent plus difficile que la vérification elle-même, car un seul court-circuit fusionne deux grandes équipotentielles et l'outil doit aider à localiser le polygone exact où elles se rejoignent.
Trois vérifications sont généralement menées ensemble lors de la validation finale. La vérification des règles de dessin (DRC) ne regarde que la géométrie : largeur minimale, espacement, débordement, densité et autres règles de fabrication, qui se comptent par milliers dans les procédés avancés. Le LVS examine la connectivité et l'identité des composants. La vérification des règles électriques (ERC) recherche les connexions électriquement suspectes, comme les entrées flottantes, les sorties pilotées par plusieurs sources, les courts-circuits entre alimentations différentes et les caissons non connectés. Un layout peut être propre en DRC mais échouer au LVS, et inversement : toutes ces vérifications doivent donc réussir avant la diffusion des données de masques.
Le fichier de règles LVS provient du kit de conception de procédé (PDK) de la fonderie, et les mêmes règles de reconnaissance des composants servent de base à l'extraction des parasites : un LVS propre est donc aussi une condition préalable à une simulation et à un timing post-layout précis. Dans les flots numériques, le LVS compare le layout routé à la netlist au niveau portes, les cellules standard étant traitées comme des blocs déjà vérifiés. La validation finale comprend en outre l'analyse temporelle statique et des vérifications du réseau d'alimentation comme la chute ohmique et l'électromigration. Ce n'est que lorsque toutes ces vérifications réussissent que le layout est diffusé sous forme de données GDSII ou OASIS pour la fabrication des masques, étape appelée tape-out.
Réponse : B. Vérifier que le layout respecte les règles de fabrication comme la largeur et l'espacement minimaux
Le DRC vérifie que les formes du layout ne violent pas les règles de dessin imposées par le procédé de fabrication : largeur, espacement, recouvrement et densité minimaux, etc. Dans les procédés avancés, les règles se comptent par milliers et sont vérifiées automatiquement par des outils. La concordance des connexions entre schéma et layout relève du LVS (Layout Versus Schematic), et la vérification de la fonction logique de la simulation. DRC et LVS sont obligatoirement réalisés avant la production des données de masque.
Réponse : A. PDK (kit de conception de procédé)
Le PDK contient les règles de dessin du procédé, les modèles SPICE des transistors et autres composants, les fichiers de règles pour le DRC et le LVS, les données d'extraction des éléments parasites des interconnexions, les layouts des composants de base, etc. Grâce au PDK, les concepteurs peuvent concevoir des circuits fabricables dans cette fonderie. La bibliothèque de cellules standard est parfois fournie séparément. Un cœur IP est un bloc de circuit, et HDL un langage de description.
LVS signifie layout versus schematic : une étape de vérification qui confirme que les composants et les connexions extraits du layout d'une puce correspondent au schéma ou à la netlist prévus.
La DRC vérifie que les formes du layout respectent les règles géométriques de fabrication de la fonderie, tandis que le LVS vérifie que les composants et la connectivité du layout correspondent à la netlist du circuit. Les deux doivent réussir avant le tape-out.
Un court-circuit LVS signifie que deux équipotentielles qui devraient être séparées sont reliées électriquement dans le layout, généralement par un recouvrement de métal, un via ou un contact mal placé, ou une étiquette erronée qui fusionne des noms d'équipotentielles.
La concordance des connexions entre schéma et layout relève du LVS (Layout Versus Schematic), et la vérification de la fonction logique de la simulation.
Quelle description du DRC (vérification des règles de dessi…Le PDK contient les règles de dessin du procédé, les modèles SPICE des transistors et autres composants, les fichiers de règles pour le DRC et le LVS, les données d'extraction des éléments parasites des interconnexions, les layouts des composants de base, etc.
Comment appelle-t-on l'ensemble des données de conception f…Le signoff comprend, outre la synchronisation, le DRC et le LVS, l'analyse de la chute de tension du réseau d'alimentation (chute IR) et de l'électromigration due à la densité de courant dans les interconnexions.
Lors de la vérification finale avant tape-out (signoff), qu…Elle sert de sortie à la synthèse logique et d'entrée au placement-routage, et le LVS compare la netlist extraite du layout avec celle du schéma.
Quelle description de la netlist est correcte ?Il est réalisé au signoff avec le DRC, qui contrôle les règles dimensionnelles, et le LVS, qui contrôle la concordance avec le schéma.
En vérification de layout, quel contrôle recherche les erre…DRC (vérification des règles de conception) Fonderie (foundry) PDK (kit de conception de procédé) SPICE Tape-out Chute IR (IR drop) Électromigration Netlist Synthèse logique Placement-routage