Données décrivant les éléments (cellules) d'un circuit et leurs interconnexions. Sortie de la synthèse logique, elle sert d'entrée au placement-routage et à l'analyse temporelle.
Nom japonais: ネットリスト
« Netlist » apparaît dans 6 questions d'entraînement réparties sur 3 thèmes, dont Flot de conception de circuits intégrés et EDA, Test et inspection, HDL et vérification.
Réponse : B. ATPG (génération automatique de vecteurs de test)
L'ATPG est une technique qui génère automatiquement à partir de la netlist, sur la base d'un modèle de faute tel que le collage, des vecteurs d'entrée permettant de propager chaque faute jusqu'à une sortie pour la détecter. Combinée à la conception par scan, elle permet de produire efficacement des vecteurs à forte couverture de fautes, même pour des circuits de plusieurs centaines de millions de portes. Le DRC est la vérification des règles de conception du layout et la CTS la synthèse de l'arbre d'horloge, deux étapes de conception.
Réponse : A. Des données décrivant les composants (cellules) du circuit et leurs connexions
La netlist décrit quels composants (transistors, cellules) contient le circuit et par quelles interconnexions (nets) leurs bornes sont reliées. Elle ne contient pas d'information géométrique, seulement les connexions. Elle sert de sortie à la synthèse logique et d'entrée au placement-routage, et le LVS compare la netlist extraite du layout avec celle du schéma. Les formes des masques figurent dans les données de layout, par exemple au format GDSII.
L'ATPG est une technique qui génère automatiquement à partir de la netlist, sur la base d'un modèle de faute tel que le collage, des vecteurs d'entrée permettant de propager chaque faute jusqu'à une sortie pour la détecter.
Comment appelle-t-on la génération automatique, à partir de…La netlist décrit quels composants (transistors, cellules) contient le circuit et par quelles interconnexions (nets) leurs bornes sont reliées.
Quelle description de la netlist est correcte ?La synthèse logique convertit ensuite le RTL en netlist au niveau portes, et le placement-routage produit le dessin des masques sur la puce.
Quel est l'ordre correct du flot de conception d'un LSI num…La synthèse logique convertit la description comportementale du circuit écrite en RTL en informations de connexion (netlist) entre portes logiques et bascules de la bibliothèque de cellules.
Quelle description de la synthèse logique est correcte ?Verilog est un langage de description de circuits, et la netlist SPICE une donnée de simulation de circuits.
Quel est le format typique des données de layout remises au…Synthèse logique Placement-routage RTL (niveau transfert de registres) Verilog Tape-out ATPG (génération automatique de vecteurs de test) DRC (vérification des règles de conception) LVS Optimisme X (X-optimism) Simulation au niveau portes