Niveau d'abstraction de conception qui décrit le circuit par les transferts et traitements de données entre registres. Écrit en Verilog ou VHDL, il sert d'entrée à la synthèse logique.
Nom japonais: RTL(レジスタ転送レベル)
« RTL (niveau transfert de registres) » apparaît dans 9 questions d'entraînement réparties sur 3 thèmes, dont Flot de conception de circuits intégrés et EDA, HDL et vérification, Analyse temporelle et CDC.
Réponse : A. Verilog HDL ou VHDL
En conception RTL, on décrit dans un langage de description matérielle comme Verilog HDL (et son extension SystemVerilog) ou VHDL comment les données circulent entre registres à chaque cycle d'horloge. Contrairement aux langages logiciels, les traitements décrits fonctionnent simultanément et en parallèle sous forme de circuit. HTML est un langage de description de pages Web et SQL un langage de requête de bases de données ; ils ne permettent pas de décrire des circuits.
Réponse : A. Synthèse de haut niveau (HLS)
La synthèse de haut niveau détermine automatiquement, à partir d'une description comportementale écrite en C/C++, l'affectation des opérateurs et registres et le cycle d'horloge de chaque opération (ordonnancement), puis génère le RTL. À partir d'une même description, on peut essayer plusieurs architectures variant le pipeline ou le parallélisme, ce qui élève le niveau d'abstraction et raccourcit le développement. Elle est utilisée notamment pour les circuits de traitement du signal et d'IA. La synthèse logique génère des portes à partir du RTL.
En conception RTL, on décrit dans un langage de description matérielle comme Verilog HDL (et son extension SystemVerilog) ou VHDL comment les données circulent entre registres à chaque cycle d'horloge.
Quel langage de description matérielle est principalement u…La synthèse de haut niveau détermine automatiquement, à partir d'une description comportementale écrite en C/C++, l'affectation des opérateurs et registres et le cycle d'horloge de chaque opération (ordonnancement), puis génère le RTL.
Comment appelle-t-on la technique qui génère automatiquemen…La couverture indique quelles lignes et branches du code RTL ont été exécutées lors de la vérification (couverture de code) et dans quelle mesure les fonctions et situations définies dans la spécification ont été vérifiées (couverture fonctionnelle).
Quel indicateur sert à évaluer dans quelle mesure la vérifi…En simulation RTL, les bascules sont toujours à 0 ou à 1, si bien que le circuit semble fonctionner correctement même sans synchroniseur.
Même lorsqu'on effectue une STA et une simulation RTL, pour…La spécification fixe d'abord les fonctions et les performances, puis la conception RTL est réalisée dans un langage de description matérielle comme Verilog ou VHDL.
Quel est l'ordre correct du flot de conception d'un LSI num…Synthèse logique Placement-routage Verilog Netlist Langage de description matérielle SystemVerilog Synthèse de haut niveau (HLS) Pipeline FIT STA (analyse temporelle statique)