Was ist Logiksynthese?
Der Entwurfsschritt, der eine in RTL beschriebene Schaltung in eine Netzliste aus Gattern einer Zellbibliothek umwandelt.
Japanische Bezeichnung: 論理合成
Fachgebiet: IC-Entwurfsablauf und EDA
Verwandte Begriffe
Clock Gating (Taktabschaltung) DRC (Entwurfsregelprüfung, design rule check) FPGA High-Level-Synthese (HLS) LVS (Layout-versus-Schaltplan-Prüfung) Netzliste (Netlist) PDK (Prozess-Design-Kit) Platzierung und Verdrahtung (place and route) RTL (Register-Transfer-Ebene, register-transfer level) SPICE