什麼是單晶3D整合

在一片晶圓上依序堆疊製作電晶體層的三維整合。層間連接可比貼合晶片的方式精細得多，但上層必須在低溫下製作。也稱為循序3D整合。

日文名稱: モノリシック3D集積

「單晶3D整合」出現在1領域的2道練習題中（先進電晶體（FinFET與GAA）等）。

與晶片堆疊的差異

以TSV或混合鍵合進行的3D封裝，是將分別製作的晶片或晶圓貼合堆疊。此時層間連接的密度由貼合的對位精度與連接部的大小決定。單晶3D整合則是在做好第1層電晶體後，於其上形成或貼上薄半導體層，再以微影對準第1層來製作第2層電晶體。層間可以用與一般配線導孔相當的尺寸連接，密到足以把個別電晶體或邏輯閘分配到上下層。

製作上層時的溫度限制

一般電晶體製造會使用1000 ℃左右的高溫，例如活化植入的雜質。若在製作上層時施加同樣的溫度，下層的矽化物與配線會劣化，電晶體特性也會改變。因此上層製程必須大致控制在500 ℃以下，並開發了雷射短時間加熱、低溫晶體成長等技術。CEA-Leti自2020年前後起，陸續報告以最高500 ℃製作的電晶體與電路的結果。

與CFET的關係

單晶3D整合的特點是各層可以堆疊不同種類的元件，若在邏輯上方堆疊記憶體或感測電路，可縮短配線，改善速度與功耗。在將nMOS與pMOS上下堆疊的CFET中，於下層上方貼合一層再循序製作上層的方式，屬於單晶3D整合的一種。不過在CFET領域，從同一疊層以連續製程加工上下兩層的方式被稱為「monolithic CFET」，用語需要注意。

課題

低溫製作的上層電晶體，難以達到可使用高溫製程的下層同等的效能，層間散熱也較困難。由於是在一片晶圓上依序製作，無法逐層檢測後只組合良品，任何一層的不良都會拉低整體良率。跨層的設計工具也仍在發展中。記憶體方面，像3D NAND那樣在一片晶圓上堆疊單元層的結構已經量產，但堆疊多層電晶體層的邏輯產品，截至2020年代中期仍不普遍。

練習單晶3D整合的題目

單晶3D整合比貼合分別製作之晶片的3D封裝，能以高得多的密度連接層間，其主要原因下列何者正確？

A上下層以焊料凸塊連接
B層間以光配線連接
C上層直接製作在下層之上，並以微影對位，因此能以與一般配線導孔相當的尺寸連接

查看答案與解析

正確答案：C. 上層直接製作在下層之上，並以微影對位，因此能以與一般配線導孔相當的尺寸連接

貼合晶片或晶圓的方式，連接密度由貼合的對位精度與連接部大小決定。單晶3D整合是在第1層上形成或貼上薄半導體層，再以微影對位製作第2層電晶體，因此層間能以與配線導孔相當的精細度連接。相對地，為了不損傷下層，上層必須在大約500 ℃以下製作。

常見問題

單晶3D整合與堆疊晶片的3D封裝有什麼不同？

3D封裝是貼合分別製作的晶片，單晶3D整合則是在一片晶圓上依序製作電晶體層。上層以微影對位，因此層間能以與一般導孔相當的精細度連接。

為什麼上層必須在低溫製作？

因為高溫會使已完成的下層矽化物與配線劣化，並改變電晶體特性。大致上要求控制在500 ℃左右以下。

與循序3D整合是同樣的意思嗎？

兩者幾乎是同義詞。「循序」強調各層是一層一層依序製作的。

解析中的「單晶3D整合」

單晶3D整合是在第1層上形成或貼上薄半導體層，再以微影對位製作第2層電晶體，因此層間能以與配線導孔相當的精細度連接。
單晶3D整合比貼合分別製作之晶片的3D封裝，能以高得多的密度連接層間，其主要原因下列何者正確？
在單晶 3D 整合中，製作完第一層電晶體後，在其上形成新的半導體層或將其薄薄貼合，再製作第二層電晶體。
將電晶體的層依序堆疊在晶圓上製作、而非靠貼合晶片的三維整合方式是哪一個？