Nederlands
Menu

Wat is Monolithische 3D-integratie?

Driedimensionale integratie waarbij transistorlagen na elkaar op één wafel worden opgebouwd. Lagen kunnen veel fijner worden verbonden dan door voltooide chips te bonden, maar de bovenste lagen moeten bij lage temperatuur worden gemaakt. Ook sequentiële 3D-integratie genoemd.

Japanse benaming: モノリシック3D集積

“Monolithische 3D-integratie” komt voor in 1 oefenvragen uit 1 onderwerpen, bijv. Geavanceerde transistoren (FinFET, GAA).

Vakgebied: Geavanceerde transistoren (FinFET, GAA)

Hoe het verschilt van het stapelen van chips

3D-packaging met TSV's of hybrid bonding stapelt afzonderlijk gemaakte chips of wafels door ze te bonden. De dichtheid van de verbindingen tussen lagen wordt dan bepaald door de uitlijnnauwkeurigheid bij het bonden en de grootte van de verbindingen. Bij monolithische 3D-integratie wordt na het opbouwen van de eerste transistorlaag een dunne halfgeleiderlaag erop gevormd of gebond, en wordt de tweede transistorlaag gemaakt met lithografie die op de eerste is uitgelijnd. Lagen kunnen telkens worden verbonden met een via van ongeveer de grootte van gewone bedradingsvia's, dicht genoeg om afzonderlijke transistors of logische poorten over de niveaus te verdelen.

Temperatuurgrenzen voor bovenste lagen

De gewone transistorfabricage gebruikt temperaturen rond 1000 °C, bijvoorbeeld om geïmplanteerde doteringsstoffen te activeren. Wordt zulke warmte aangebracht bij het opbouwen van een bovenste laag, dan worden het silicide en de bedrading van de onderste laag aangetast en veranderen de transistors ervan. Het proces voor de bovenste laag moet daarom op ongeveer 500 °C of lager blijven, en technieken zoals korte laseranneals en kristalgroei bij lage temperatuur zijn ontwikkeld. CEA-Leti rapporteert sinds ongeveer 2020 transistors en schakelingen die met een maximumtemperatuur van 500 °C zijn gemaakt.

Verband met CFET

Een kenmerk van monolithische 3D-integratie is dat verschillende soorten componenten in verschillende lagen kunnen worden gestapeld; geheugen- of sensorschakelingen boven de logica verkorten de bedrading en verbeteren snelheid en vermogen. Onder de CFET's, die nMOS en pMOS verticaal stapelen, is de benadering die het bovenste niveau sequentieel opbouwt op een laag die over het onderste niveau is gebond, een vorm van monolithische 3D-integratie. Let wel: in het CFET-veld heet de benadering die beide niveaus uit één stapel in een doorlopende procesgang patroneert een „monolithische CFET”, dus de terminologie vraagt zorg.

Uitdagingen

Transistors in de bovenste laag die bij lage temperatuur zijn gemaakt, halen moeilijk de prestaties van onderste componenten die hogetemperatuurstappen kunnen gebruiken, en warmte afvoeren tussen de lagen is moeilijker. Omdat lagen na elkaar op één wafel worden opgebouwd, is het onmogelijk elke laag te testen en alleen goede te combineren, zodat een defect in welke laag dan ook de totale opbrengst verlaagt. Ontwerptools over lagen heen zijn nog in ontwikkeling. Bij geheugens is 3D NAND, dat cellagen op één wafel stapelt, in volumeproductie, maar logische producten met veel gestapelde transistorlagen waren in het midden van de jaren 2020 nog niet gangbaar.

Nu oefenen: vragen over Monolithische 3D-integratie

Welke methode van driedimensionale integratie, waarbij lagen transistoren achtereenvolgens op de wafer worden opgebouwd en geen chips op elkaar worden gebonden, is dit?

  1. A2.5D-packaging
  2. BMonolithische 3D-integratie (sequentiële 3D-integratie)
  3. CSiP
Antwoord en toelichting tonen

Antwoord: B. Monolithische 3D-integratie (sequentiële 3D-integratie)

Bij monolithische 3D-integratie worden na het maken van de transistoren van de eerste laag daarboven een nieuwe halfgeleiderlaag gevormd of dun opgebracht en de transistoren van de tweede laag gemaakt. De lagen kunnen met via's van enkele tientallen nm worden verbonden, ruim 10.000 keer dichter dan bij het stapelen van chips met TSV's. Er is echter een laagtemperatuurproces van circa 500 °C of lager nodig, zodat de onderliggende lagen en bedrading bij het maken van de bovenste laag niet door de warmte worden beschadigd. Ook een sequentieel vervaardigde CFET is hiervan een vorm.

Veelgestelde vragen

Hoe verschilt monolithische 3D-integratie van 3D-packaging die chips stapelt?

3D-packaging bondt afzonderlijk gemaakte chips, terwijl monolithische 3D-integratie transistorlagen na elkaar op één wafel opbouwt. Omdat bovenste lagen met lithografie worden uitgelijnd, kunnen lagen zo fijn worden verbonden als met gewone via's.

Waarom moeten de bovenste lagen bij lage temperatuur worden gemaakt?

Hoge temperaturen zouden het silicide en de bedrading van de al bestaande onderste lagen aantasten en de eigenschappen van hun transistors veranderen. Als richtwaarde wordt het proces op ongeveer 500 °C of lager gehouden.

Betekent het hetzelfde als sequentiële 3D-integratie?

De twee termen worden vrijwel door elkaar gebruikt. „Sequentieel” benadrukt dat de lagen één voor één worden opgebouwd.

“Monolithische 3D-integratie” in de toelichting

Vragen met “Monolithische 3D-integratie” (1)

  1. Welke methode van driedimensionale integratie, waarbij lagen transistoren achtereenvolgens op de wafer worden opgebouwd en geen chips op elkaar worden gebonden, is dit?

Verwante termen

TSV (through-silicon via) CFET (complementaire FET) 2D-materialen DTCO (design-technology co-optimization) EOT (equivalente oxidedikte) FD-SOI (fully depleted SOI) FinFET GAA (gate-all-around) Gate-last (replacement metal gate) High-k/metal gate

Naar de woordenlijst