Was ist Monolithische 3D-Integration?

Dreidimensionale Integration, bei der Transistorlagen nacheinander auf einem einzigen Wafer aufgebaut werden. Die Lagen lassen sich weit feiner verbinden als durch Bonden fertiger Chips, doch die oberen Lagen müssen bei niedriger Temperatur hergestellt werden. Auch sequenzielle 3D-Integration genannt.

Japanische Bezeichnung: モノリシック3D集積

„Monolithische 3D-Integration“ kommt in 1 Übungsfragen aus 1 Themen vor, z. B. Moderne Transistoren (FinFET, GAA).

Fachgebiet: Moderne Transistoren (FinFET, GAA)

Unterschied zum Chipstapeln

3D-Packaging mit TSV oder Hybrid-Bonden stapelt separat hergestellte Chips oder Wafer, indem es sie bondet. Die Dichte der Verbindungen zwischen den Lagen wird dann durch die Ausrichtgenauigkeit beim Bonden und die Größe der Verbindungen bestimmt. Bei der monolithischen 3D-Integration wird nach dem Aufbau der ersten Transistorlage eine dünne Halbleiterschicht darauf gebildet oder gebondet, und die zweite Transistorlage wird mit einer zur ersten ausgerichteten Lithografie hergestellt. Die Lagen lassen sich jeweils über ein Via etwa von der Größe gewöhnlicher Verdrahtungsvias verbinden, dicht genug, um einzelne Transistoren oder Logikgatter auf die Ebenen aufzuteilen.

Temperaturgrenzen für obere Lagen

Die übliche Transistorfertigung nutzt Temperaturen um 1000 °C, etwa um implantierte Dotierstoffe zu aktivieren. Würde beim Aufbau einer oberen Lage solche Hitze aufgebracht, würden Silizid und Verdrahtung der unteren Lage geschädigt und ihre Transistoren verändert. Der Prozess der oberen Lage muss daher bei etwa 500 °C oder darunter bleiben, und Techniken wie kurzes Laser-Annealing und Kristallwachstum bei niedriger Temperatur wurden entwickelt. CEA-Leti berichtet seit etwa 2020 über Transistoren und Schaltungen, die mit einer Höchsttemperatur von 500 °C hergestellt wurden.

Zusammenhang mit CFET

Ein Merkmal der monolithischen 3D-Integration ist, dass verschiedene Bauelementarten in verschiedenen Lagen gestapelt werden können; Speicher- oder Sensorschaltungen über der Logik verkürzen die Verdrahtung und verbessern Geschwindigkeit und Leistungsaufnahme. Unter den CFETs, die nMOS und pMOS vertikal stapeln, ist der Ansatz, der die obere Ebene sequenziell auf einer über die untere Ebene gebondeten Schicht aufbaut, eine Form der monolithischen 3D-Integration. Allerdings heißt im CFET-Bereich der Ansatz, der beide Ebenen aus einem Stapel in einem durchgehenden Ablauf strukturiert, „monolithischer CFET“, daher ist bei der Terminologie Vorsicht geboten.

Herausforderungen

Bei niedriger Temperatur hergestellte Transistoren der oberen Lage erreichen kaum die Leistung der unteren Bauelemente, die Hochtemperaturschritte nutzen können, und die Wärmeabfuhr zwischen den Lagen ist schwieriger. Da die Lagen nacheinander auf einem Wafer aufgebaut werden, ist es unmöglich, jede Lage zu testen und nur gute zu kombinieren, sodass ein Defekt in irgendeiner Lage die Ausbeute insgesamt senkt. Lagenübergreifende Entwurfswerkzeuge reifen noch. Bei Speichern ist 3D-NAND, das Zelllagen auf einem Wafer stapelt, in Serienfertigung, doch Logikprodukte mit vielen gestapelten Transistorlagen waren Mitte der 2020er-Jahre noch nicht verbreitet.

Jetzt üben: Fragen zu Monolithische 3D-Integration

Welches Verfahren der dreidimensionalen Integration stapelt Transistorlagen nacheinander auf dem Wafer, ohne Chips zu bonden?

A2.5D-Packaging
BMonolithische 3D-Integration (sequenzielle 3D-Integration)
CSiP

Antwort und Erläuterung anzeigen

Antwort: B. Monolithische 3D-Integration (sequenzielle 3D-Integration)

Bei der monolithischen 3D-Integration werden nach der Fertigung der Transistoren der ersten Lage darauf eine neue Halbleiterschicht gebildet oder dünn aufgebondet und die Transistoren der zweiten Lage gefertigt. Die Lagen lassen sich mit Via-Größe (einige zehn nm) verbinden, über 10 000-mal dichter als beim Chipstapeln mit TSV. Damit die Wärme bei der Fertigung der oberen Lage die untere Lage und die Verdrahtung nicht schädigt, ist jedoch ein Niedertemperaturprozess bei etwa 500 °C oder darunter nötig. Auch der sequenziell gefertigte CFET gehört hierzu.

Häufige Fragen

Wie unterscheidet sich die monolithische 3D-Integration vom 3D-Packaging, das Chips stapelt?

3D-Packaging bondet separat hergestellte Chips, während die monolithische 3D-Integration Transistorlagen nacheinander auf einem Wafer aufbaut. Da die oberen Lagen per Lithografie ausgerichtet werden, lassen sich die Lagen so fein wie mit gewöhnlichen Vias verbinden.

Warum müssen die oberen Lagen bei niedriger Temperatur hergestellt werden?

Hohe Temperaturen würden Silizid und Verdrahtung der bereits vorhandenen unteren Lagen schädigen und deren Transistoreigenschaften verändern. Als Richtwert wird der Prozess bei etwa 500 °C oder darunter gehalten.

Bedeutet es dasselbe wie sequenzielle 3D-Integration?

Die beiden Begriffe werden nahezu gleichbedeutend verwendet. „Sequenziell“ betont, dass die Lagen nacheinander aufgebaut werden.

„Monolithische 3D-Integration“ in den Erläuterungen

Bei der monolithischen 3D-Integration werden nach der Fertigung der Transistoren der ersten Lage darauf eine neue Halbleiterschicht gebildet oder dünn aufgebondet und die Transistoren der zweiten Lage gefertigt.
Welches Verfahren der dreidimensionalen Integration stapelt…

Fragen mit „Monolithische 3D-Integration“ (1)

Welches Verfahren der dreidimensionalen Integration stapelt Transistorlagen nacheinander auf dem Wafer, ohne Chips zu bonden?