Structuur waarin nMOS- en pMOS-transistoren verticaal op elkaar worden gestapeld. Wordt ontwikkeld omdat het de oppervlakte van CMOS-schakelingen sterk kan verkleinen.
Japanse benaming: CFET(相補型FET)
“CFET (complementaire FET)” komt voor in 3 oefenvragen uit 1 onderwerpen, bijv. Geavanceerde transistoren (FinFET, GAA).
Vakgebied: Geavanceerde transistoren (FinFET, GAA)
In conventionele CMOS plaatst elke logische poort een nMOS- en een pMOS-transistor naast elkaar, zodat een standaardcel beide footprints plus de afstand ertussen moet bevatten. Een complementaire FET (CFET) bouwt het ene device direct boven op het andere, meestal een nMOS-nanosheetstapel boven of onder een pMOS-nanosheetstapel, met een gedeelde gate die verticaal door beide loopt. Omdat de twee transistors van een inverter dezelfde in- en uitgang delen, kan dezelfde functie door ze tot één verticale stapel te vouwen op bijna de helft van het oppervlak worden gerealiseerd.
De bovenste en onderste laag (tier) hebben verschillende gatemetalen voor de uittree-energie en verschillende source/drain-epitaxie nodig, zoals met boor gedoteerd SiGe voor het p-device en met fosfor gedoteerd silicium voor het n-device, allemaal gevormd binnen één hoge structuur. Er worden twee hoofdroutes onderzocht: monolithische integratie, waarbij beide tiers in één doorlopende volgorde worden gepatroneerd, en sequentiële integratie, waarbij de bovenste tier wordt gebouwd op een laag die boven de afgewerkte onderste tier is gebond. In beide gevallen zijn het thermisch budget, de uitlijning tussen de tiers en de elektrische isolatie van de twee tiers grote moeilijkheden.
Een gate-all-around-nanosheettransistor (GAA) legt de gate volledig rond gestapelde horizontale sheets, maar n- en p-devices liggen nog steeds naast elkaar, meestal tientallen nanometers uit elkaar. Een forksheet-FET plaatst een diëlektrische wand van zo'n tien à twintig nanometer dik tussen de n- en p-sheets, zodat ze veel dichter bij elkaar kunnen liggen, ten koste van een gate die elke sheet maar aan drie zijden omsluit. CFET schaft de laterale afstand tussen n en p helemaal af door het ene device boven het andere te plaatsen, en daarom wordt het meestal beschreven als de stap na GAA en forksheet.
Zodra transistors gestapeld zijn, is het moeilijke deel ze te bereiken. Contacten naar het onderste device moeten langs het bovenste lopen zonder er kortsluiting mee te maken, en beide tiers hebben voedings- en signaalverbindingen nodig in een cel die kleiner is geworden. Daarom wordt CFET vaak samen besproken met backside power delivery, waarmee de onderste tier van onderaf kan worden gevoed terwijl de bedrading aan de voorkant de signalen verzorgt. De ontwikkeling mikt op praktisch gebruik in de jaren 2030, en het routeringsschema is voor dat resultaat even belangrijk als de transistor zelf.
Antwoord: B. nMOS en pMOS worden verticaal op elkaar gestapeld, waardoor de celoppervlakte kleiner wordt
Bij een CFET worden de nMOS en pMOS van een CMOS-schakeling niet naast elkaar geplaatst maar als nanosheets boven elkaar gestapeld, waardoor een schakeling met dezelfde functie mogelijk met bijna de helft van de oppervlakte kan worden gemaakt. Het proces om voor n en p afzonderlijke materialen en gatemetalen te maken is complex, en ook het naar buiten voeren van de bedrading naar de boven- en onderliggende transistoren is een uitdaging. Onderzoek en ontwikkeling richten zich op praktische toepassing in de jaren 2030.
CFET staat voor complementary field-effect transistor (complementaire veldeffecttransistor). Het verwijst naar een structuur waarin de nMOS- en pMOS-transistors van een CMOS-schakeling verticaal worden gestapeld in plaats van naast elkaar te worden geplaatst.
Een GAA-nanosheettransistor beschrijft hoe de gate het kanaal omsluit, terwijl n- en p-devices nog naast elkaar liggen. Een CFET behoudt kanalen in nanosheetstijl, maar stapelt de n- en p-devices op elkaar om de footprint van de cel te verkleinen.
In een CMOS-poort delen de nMOS en pMOS in- en uitgangen, zodat het meeste oppervlak opgaat aan het naast elkaar plaatsen van twee devices en de ruimte ertussen. Door het ene boven het andere te stapelen verdwijnt die laterale verdubbeling, en blijft er grofweg één device-footprint per n-p-paar over.
Bij een CFET worden de nMOS en pMOS van een CMOS-schakeling niet naast elkaar geplaatst maar als nanosheets boven elkaar gestapeld, waardoor een schakeling met dezelfde functie mogelijk met bijna de helft van de oppervlakte kan worden gemaakt.
Welke uitspraak over de kenmerken van de CFET (Complementar…Ook CFET is hiervan een vorm.
Welke methode van driedimensionale integratie, waarbij lage…Het verschil met GAA is dat de gate de sheet van drie kanten omsluit, en de forksheet is een kandidaat voor een generatie tussen GAA en CFET.
Welke structuur brengt de nMOS- en pMOS-nanosheets dichter …Numerieke apertuur (NA) GAA (gate-all-around) CMOS Via TSV (through-silicon via) DTCO (design-technology co-optimization) EOT (equivalente oxidedikte) FD-SOI (fully depleted SOI) FinFET Gate-last (replacement metal gate)