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Qu'est-ce que Intégration 3D monolithique ?

Intégration tridimensionnelle dans laquelle des couches de transistors sont construites l'une après l'autre sur une même plaquette. Les couches peuvent être reliées bien plus finement qu'en assemblant des puces terminées, mais les couches supérieures doivent être fabriquées à basse température. On parle aussi d'intégration 3D séquentielle.

Nom japonais: モノリシック3D集積

« Intégration 3D monolithique » apparaît dans 1 questions d'entraînement réparties sur 1 thèmes, dont Transistors avancés (FinFET et GAA).

Domaine: Transistors avancés (FinFET et GAA)

Différence avec l'empilement de puces

L'intégration 3D avec des TSV ou le collage hybride empile des puces ou des plaquettes fabriquées séparément en les assemblant. La densité des connexions entre couches est alors fixée par la précision d'alignement du collage et la taille des connexions. Dans l'intégration 3D monolithique, après la construction de la première couche de transistors, une fine couche semi-conductrice est formée ou collée par-dessus, et la deuxième couche de transistors est fabriquée par une lithographie alignée sur la première. Les couches peuvent être reliées chaque fois par un via de la taille environ des vias de câblage ordinaires, assez denses pour répartir des transistors ou des portes logiques individuels entre les niveaux.

Limites de température pour les couches supérieures

La fabrication normale des transistors utilise des températures voisines de 1000 °C, par exemple pour activer les dopants implantés. Appliquer une telle chaleur lors de la construction d'une couche supérieure dégraderait le siliciure et le câblage de la couche inférieure et modifierait ses transistors. Le procédé de la couche supérieure doit donc rester à environ 500 °C ou moins, et des techniques comme les recuits laser courts et la croissance cristalline à basse température ont été développées. Le CEA-Leti rapporte depuis 2020 environ des transistors et des circuits fabriqués avec une température maximale de 500 °C.

Lien avec le CFET

Une particularité de l'intégration 3D monolithique est de pouvoir empiler différents types de dispositifs dans différentes couches ; placer des circuits de mémoire ou de capteurs au-dessus de la logique raccourcit le câblage et améliore vitesse et consommation. Parmi les CFET, qui empilent verticalement nMOS et pMOS, l'approche qui construit séquentiellement le niveau supérieur sur une couche collée au-dessus du niveau inférieur est une forme d'intégration 3D monolithique. Attention toutefois : dans le domaine des CFET, l'approche qui structure les deux niveaux à partir d'un même empilement dans un flux continu est appelée « CFET monolithique » ; la terminologie demande donc de la prudence.

Défis

Les transistors de couche supérieure fabriqués à basse température peinent à égaler les performances des dispositifs inférieurs, qui peuvent bénéficier d'étapes à haute température, et l'évacuation de la chaleur entre les couches est plus difficile. Comme les couches sont construites successivement sur une même plaquette, il est impossible de tester chaque couche et de ne combiner que les bonnes : un défaut dans n'importe quelle couche réduit le rendement de l'ensemble. Les outils de conception couvrant plusieurs couches sont encore en maturation. En mémoire, la 3D NAND, qui empile des couches de cellules sur une même plaquette, est en production en volume, mais les produits logiques à nombreuses couches de transistors empilées n'étaient pas encore courants au milieu des années 2020.

S'entraîner : questions sur Intégration 3D monolithique

Quelle méthode d'intégration en 3D, sans collage de puces, fabrique les couches de transistors en les empilant successivement sur la plaquette ?

  1. AAssemblage 2.5D
  2. BIntégration 3D monolithique (intégration 3D séquentielle)
  3. CSiP
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Réponse : B. Intégration 3D monolithique (intégration 3D séquentielle)

Dans l'intégration monolithique en 3D, après la fabrication du premier niveau de transistors, une nouvelle couche semi-conductrice est formée ou collée en couche mince au-dessus pour y fabriquer le second niveau. Les niveaux peuvent être reliés à l'échelle des vias (quelques dizaines de nm), soit une densité d'interconnexion plus de 10 000 fois supérieure à l'empilement de puces par TSV. Il faut cependant des procédés basse température, environ 500 ℃ ou moins, pour que la chaleur de fabrication du niveau supérieur n'endommage pas le niveau inférieur ni les interconnexions. Le CFET fabriqué de manière séquentielle en est une variante.

Questions fréquentes

En quoi l'intégration 3D monolithique diffère-t-elle de l'encapsulation 3D qui empile des puces ?

L'encapsulation 3D assemble des puces fabriquées séparément, alors que l'intégration 3D monolithique construit successivement des couches de transistors sur une même plaquette. Comme les couches supérieures sont alignées par lithographie, les couches peuvent être reliées aussi finement qu'avec des vias ordinaires.

Pourquoi les couches supérieures doivent-elles être fabriquées à basse température ?

Des températures élevées dégraderaient le siliciure et le câblage des couches inférieures déjà présentes et modifieraient les caractéristiques de leurs transistors. À titre indicatif, le procédé est maintenu à environ 500 °C ou moins.

Est-ce la même chose que l'intégration 3D séquentielle ?

Les deux termes s'emploient presque indifféremment. « Séquentielle » souligne que les couches sont construites une à une.

« Intégration 3D monolithique » dans les explications

Questions mentionnant « Intégration 3D monolithique » (1)

  1. Quelle méthode d'intégration en 3D, sans collage de puces, fabrique les couches de transistors en les empilant successivement sur la plaquette ?

Termes associés

TSV (via traversant le silicium) CFET (FET complémentaire) DTCO (co-optimisation conception-technologie) EOT (épaisseur d'oxyde équivalente) FD-SOI (SOI totalement déplété) FinFET Fluctuation aléatoire des dopants (RDF) GAA (grille enrobante, gate-all-around) Gate-last (grille métallique de remplacement) High-k/grille métallique

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