Hardwarebeschrijvingstaal die veel wordt gebruikt voor ontwerp en verificatie van digitale circuits. Circuits worden per module geschreven en het gedrag wordt met assign en always beschreven.
Japanse benaming: Verilog
“Verilog” komt voor in 21 oefenvragen uit 2 onderwerpen, bijv. Hardwarebeschrijvingstalen en verificatie, LSI-ontwerpflow en EDA.
Vakgebied: Hardwarebeschrijvingstalen en verificatie
Een Verilog-ontwerp is opgebouwd uit modules, elk een blok schakeling met gedeclareerde ingangs- en uitgangspoorten. Een module kan zo vaak als nodig binnen een andere worden geïnstantieerd, met de poorten aan elkaar verbonden, zodat een chip wordt beschreven als een hiërarchie van componenten. Binnen een module beschrijft een continue toewijzing zoals assign y = (a & b) | c combinatorische logica waarvan de uitgang altijd de ingangen volgt. Een always-blok beschrijft gedrag dat door gebeurtenissen wordt getriggerd: always @(posedge clk) wordt flankgetriggerde flipflops, terwijl always @(*) opnieuw wordt geëvalueerd zodra een signaal dat het leest verandert, en combinatorische logica beschrijft.
Verilog lijkt op een programmeertaal, maar elke assign-opdracht en elk always-blok werkt gelijktijdig, ongeacht de volgorde in het bestand. In geklokte blokken evalueren non-blocking toewijzingen (<=) alle rechterleden met de waarden van vóór de flank en werken ze daarna samen bij, net als flipflops die tegelijk bemonsteren; blocking toewijzingen (=) passen bij combinatorische blokken die tussenwaarden van boven naar beneden berekenen. Een signaal dat als reg is gedeclareerd, is niet per se een register: toegewezen in always @(*) is het combinatorisch. Een if zonder else in een combinatorisch blok impliceert geheugen en leidt tot een onbedoelde latch. Ook breedtes doen ertoe, omdat toewijzingen ongemerkt afkappen, en signalen zijn unsigned tenzij ze signed zijn gedeclareerd.
Verilog-simulators zijn event-driven: ze evalueren alleen de logica opnieuw waarvan de ingangen zijn veranderd, wat efficiënt is omdat er per cyclus weinig signalen omschakelen. Signalen nemen vier waarden aan: 0, 1, X voor onbekend en Z voor hoge impedantie. Niet-geïnitialiseerde registers en conflicterende drivers geven X, en niet-aangestuurde nets geven Z, dus een van beide in een golfvorm zien is een sterke aanwijzing bij het debuggen. Sommige semantiek is optimistisch: een if-opdracht behandelt een X-conditie als onwaar, wat bugs verbergt die echte hardware zou blootleggen. De operator == geeft X terug als operanden X of Z bevatten, terwijl === ze letterlijk vergelijkt en alleen in testbenches wordt gebruikt.
Slechts een deel van Verilog is synthetiseerbaar. Vertragingen zoals #10, $display en bestands-I/O zijn alleen voor simulatie en worden door synthese genegeerd, dus testbenches mogen ze vrij gebruiken maar RTL niet. SystemVerilog, de opvolgende standaard, voegt het type logic toe, waarmee het onderscheid tussen wire en reg grotendeels verdwijnt, en always_ff en always_comb, die de bedoeling van de ontwerper vastleggen zodat tools een ongewenste latch kunnen signaleren. Het voegt ook uitgebreide verificatiemogelijkheden toe, zoals assertions en klassen. VHDL is de andere grote hardwarebeschrijvingstaal, met strengere typering en een uitgebreidere stijl; beide worden gebruikt voor RTL-ontwerp.
Antwoord: A. Een HDL-beschrijving stelt schakelingen voor die gelijktijdig en parallel werken
Een HDL lijkt qua uiterlijk op een programma, maar wat erin is geschreven wordt door logische synthese een schakeling van poorten en flipflops. Alle delen van de schakeling werken voortdurend tegelijk, dus meerdere assign-statements en always-blokken werken parallel, onafhankelijk van de volgorde waarin ze zijn geschreven. Wie zoals bij software denkt in 'als deze bewerking klaar is, volgt de volgende', krijgt niet de bedoelde schakeling, dus het is belangrijk tijdens het schrijven na te denken over welke schakeling ontstaat.
Antwoord: A. Een onderdeel van een schakeling met ingangs- en uitgangsaansluitingen (poorten) definiëren, zodat het in andere modules kan worden gebruikt
Een module is de eenheid waarmee een samenhangend deel van een schakeling met ingangs- en uitgangspoorten wordt gedefinieerd, zoals een opteller, een teller of een hele CPU. Een gedefinieerde module kan in een andere module als onderdeel zo vaak als nodig worden gebruikt (instantiëring), en door de poorten met bedrading te verbinden wordt een grotere schakeling opgebouwd. Net als bij het rangschikken en bedraden van onderdelen op een printplaat kunnen schakelingen hiërarchisch worden gemaakt.
Een wire wordt aangestuurd door een continue toewijzing of een module-uitgang, terwijl een reg binnen een always- of initial-blok wordt toegewezen. Een reg wordt pas een flipflop als hij op een klokflank wordt bijgewerkt; in always @(*) is het combinatorische logica.
Gebruik non-blocking toewijzingen in geklokte always-blokken die flipflops beschrijven, en blocking toewijzingen in combinatorische always-blokken. De twee mengen in één blok of blocking toewijzingen gebruiken voor sequentiële logica kan de simulatie afhankelijk maken van de volgorde van opdrachten en laten afwijken van de hardware.
SystemVerilog is een superset van Verilog die ontwerpgemakken toevoegt, zoals het type logic, always_ff en always_comb, plus verificatiemogelijkheden zoals assertions, constrained random stimulus en objectgeoriënteerde testbenches.
In Verilog geldt de regel dat een signaal dat door een assign-statement of een module-uitgang wordt aangedreven als wire wordt gedeclareerd en een signaal waaraan in een always-blok wordt toegekend als reg.
Welke uitspraak over het verschil tussen het wire-type en h…Verilog geeft bij toekenning van signalen met verschillende breedte geen fout maar kapt af of verbreedt, dus het is effectief breedteverschillen met een lint-tool op te sporen.
In Verilog worden de 8-bits signalen a en b opgeteld en wor…Een Verilog-signaal kan naast 0 en 1 de waarde X (onbepaald), die aangeeft dat de waarde onbekend is, en Z (hoge impedantie), die aangeeft dat het door niets wordt aangedreven, aannemen.
Welke combinatie van waarden van de vierwaardige logica die…De if-instructie van Verilog behandelt X als voorwaarde als onwaar en voert de else-tak uit.
Als sel in de bovenstaande beschrijving X (onbepaald) is, w…always van Verilog kan voor flipflops, combinatorische schakelingen en latches worden gebruikt, dus de tool kent de bedoeling van de ontwerper niet.
Welk voordeel van het gebruik van always_ff en always_comb …SystemVerilog Logische synthese Numerieke apertuur (NA) Combinatorische schakeling Hardwarebeschrijvingstaal (HDL) Flipflop RTL (register transfer level) Netlist Tape-out SPICE