Hardwarebeschrijvingstalen en verificatie
Wat is het belangrijkste doel van het uitvoeren van simulatie met vertragingsinformatie op de schakeling na logische synthese en plaatsen en routeren (gate-level netlist)?
- ASneller een groot aantal tests uitvoeren dan met RTL-simulatie
- BProblemen controleren die in RTL-simulatie niet zichtbaar zijn: problemen met initialisatie en reset, verschillen door synthese en vertragingsgerelateerde problemen
- CDe oppervlakte van de schakeling verkleinen
Antwoord en toelichting tonen
Antwoord: B. Problemen controleren die in RTL-simulatie niet zichtbaar zijn: problemen met initialisatie en reset, verschillen door synthese en vertragingsgerelateerde problemen
RTL-simulatie is snel, maar merkt niets op als door X-optimisme problemen met onbepaalde waarden verborgen blijven of als door synthese een andere schakeling ontstaat dan beschreven. Bij gate-level-simulatie wordt de werking gecontroleerd met de werkelijk gemaakte poorten en flipflops, en als in SDF-formaat de vertragingen van elke poort en bedrading worden gegeven, worden ook vertragingsgerelateerde problemen zichtbaar. Ze is echter zeer traag, dus gewoonlijk wordt ze met een beperkt aantal tests uitgevoerd.
Verder: nog 9 vragen over Hardwarebeschrijvingstalen en verificatie