Nederlands
Menu

Hardwarebeschrijvingstalen en verificatie

Welke van de volgende Verilog-beschrijvingen wordt door logische synthese niet tot een schakeling gemaakt maar genegeerd (een beschrijving voor simulatie)?

  1. AEen assign-statement
  2. Balways @(posedge clk)
  3. CEen vertragingsspecificatie zoals #10
Antwoord en toelichting tonen

Antwoord: C. Een vertragingsspecificatie zoals #10

'#10' betekent dat de tijd in de simulatie met 10 eenheden vooruitgaat, maar logische synthese kan geen vertraging maken en negeert het. De werkelijke vertraging van een schakeling wordt bepaald door de gebruikte poorten en bedrading. Ook weergaveopdrachten zoals $display en het lezen en schrijven van bestanden, die bij testbenches horen, worden geen schakeling. Als zulke beschrijvingen in te synthetiseren RTL worden gemengd, is dat een oorzaak van verschillend gedrag tussen simulatie en werkelijke hardware.

Dit onderwerp oefenen Naar de onderwerppagina

Meer vragen over Hardwarebeschrijvingstalen en verificatie

  1. Wat voor schakeling ontstaat als de bovenstaande beschrijving, die het aantal enen in de 8-bits d telt, logisch wordt gesynthetiseerd?
  2. Welke uitspraak over het soort reset en de werking in de bovenstaande beschrijving is juist?
  3. Welke uitspraak over het verschil tussen synchrone en asynchrone reset is juist?
  4. Waarom wordt in een schakeling met asynchrone reset het loslaten van de reset (verandering van 0 naar 1) met een flipflop van twee trappen op de klok gesynchroniseerd voordat het over de schakelingen wordt verdeeld?
  5. Welke uitspraak over de basisopbouw van een in HDL geschreven toestandsmachine (state machine) is juist?

Vergelijkingen bij dit onderwerp