什麼是LVS(佈局與電路圖比對)
Layout Versus Schematic的簡稱。確認從佈局擷取出的電路連接，是否與電路圖或網表一致的驗證。與DRC一起，在投片前必定要執行。
日文名稱: LVS
這個名詞所屬的領域: LSI設計流程與EDA
相關名詞
佈局與繞線 投片(Tape-out) 時脈閘控 高階合成(HLS) 網表 標準元件 邏輯合成 DRC(設計規則檢查) FPGA(現場可程式化閘陣列) PDK(製程設計套件)
Layout Versus Schematic的簡稱。確認從佈局擷取出的電路連接，是否與電路圖或網表一致的驗證。與DRC一起，在投片前必定要執行。
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佈局與繞線 投片(Tape-out) 時脈閘控 高階合成(HLS) 網表 標準元件 邏輯合成 DRC(設計規則檢查) FPGA(現場可程式化閘陣列) PDK(製程設計套件)