Afkorting van Layout Versus Schematic. Verificatie of de uit de layout geëxtraheerde schakelingsverbindingen overeenkomen met het schema of de netlist. Wordt, samen met DRC, altijd vóór de tape-out uitgevoerd.
Japanse benaming: LVS
“LVS” komt voor in 5 oefenvragen uit 1 onderwerpen, bijv. LSI-ontwerpflow en EDA.
Vakgebied: LSI-ontwerpflow en EDA
Layout versus schematic (LVS) controleert of de getekende layout precies het bedoelde circuit implementeert. De tool extraheert eerst componenten uit de layoutpolygonen: overlappend polysilicium en diffusie vormen een transistor, specifieke markerlagen identificeren weerstanden en condensatoren, en contacten en via's verbinden metaalvormen tot nets. Dat levert een layoutnetlist op. Die wordt vervolgens vergeleken met de referentienetlist uit het schema of uit place-and-route, in wezen een graph-matchingprobleem. Naast connectiviteit vergelijkt LVS ook componentparameters, zoals breedte en lengte van transistors en weerstandswaarden, met de referentie.
De meest voorkomende LVS-fouten zijn shorts, waarbij twee nets die gescheiden moeten zijn elkaar raken, en opens, waarbij een net onderbroken is. Een short tussen voedingsnets is bijzonder ernstig. Andere meldingen zijn ontbrekende of extra componenten, verwisselde pinnen, transistors met verkeerde afmetingen en pinlabels die verkeerd geplaatst of verkeerd gespeld zijn, waardoor nets onverbonden lijken ook al klopt de geometrie. Debuggen is vaak lastiger dan de controle zelf, omdat één short twee grote nets samenvoegt en de tool moet helpen het exacte polygoon te vinden waar ze elkaar raken.
Bij sign-off worden meestal drie controles samen uitgevoerd. Design rule checking (DRC) kijkt alleen naar geometrie: minimale breedte, afstand, overlap, dichtheid en vergelijkbare productieregels, waarvan er in geavanceerde processen duizenden zijn. LVS kijkt naar connectiviteit en de identiteit van componenten. Electrical rule checking (ERC) zoekt naar elektrisch verdachte verbindingen, zoals zwevende ingangen, uitgangen die door meerdere bronnen worden aangestuurd, shorts tussen verschillende voedingen en onverbonden wells. Een layout kan DRC-schoon zijn maar LVS niet halen, en omgekeerd, dus alles moet slagen voordat de maskerdata worden vrijgegeven.
Het LVS-rule-deck komt uit de process design kit (PDK) van de foundry, en dezelfde regels voor componentherkenning liggen ten grondslag aan parasitaire extractie, dus een schone LVS is ook een voorwaarde voor nauwkeurige post-layout-simulatie en timing. In digitale flows vergelijkt LVS de gerouteerde layout met de netlist op gateniveau, waarbij standaardcellen als geverifieerde bouwstenen worden behandeld. Sign-off omvat daarnaast statische timinganalyse en controles van het voedingsnet zoals IR-drop en elektromigratie. Pas als dit allemaal slaagt, wordt de layout als GDSII- of OASIS-data vrijgegeven voor maskerfabricage, de stap die tape-out heet.
Antwoord: B. Controleert of de layout voldoet aan productieregels zoals minimale lijnbreedte en afstand
DRC is een verificatie die controleert of de figuren van de layout de ontwerpregels schenden die uit het productieproces voortkomen, zoals minimale lijnbreedte, afstand, overlap en dichtheid. Bij geavanceerde processen lopen de regels in de duizenden en worden ze automatisch met tools gecontroleerd. De controle of de verbindingen van het schema en de layout overeenkomen is LVS (layout versus schematic) en de controle van de logische functie is simulatie. DRC en LVS worden altijd uitgevoerd voordat masker-data wordt uitgevoerd.
Antwoord: A. PDK (process design kit)
Een PDK bevat de ontwerpregels van het proces, SPICE-modellen van onder meer transistors, regelbestanden voor DRC en LVS, gegevens voor de extractie van parasitaire elementen van de bedrading en layouts van basiscomponenten. Met een PDK kunnen ontwerpers schakelingen ontwerpen die bij die foundry kunnen worden geproduceerd. De bibliotheek van standaardcellen wordt soms los van de PDK geleverd. Een IP-core is een schakelingsblok en HDL een beschrijvingstaal.
LVS staat voor layout versus schematic: een verificatiestap die bevestigt dat de uit een chiplayout geëxtraheerde componenten en verbindingen overeenkomen met het bedoelde schema of de netlist.
DRC controleert of de layoutvormen voldoen aan de geometrische productieregels van de foundry, terwijl LVS controleert of de componenten en connectiviteit van de layout overeenkomen met de netlist van het circuit. Beide moeten slagen vóór de tape-out.
Een LVS-short betekent dat twee nets die gescheiden moeten zijn in de layout elektrisch verbonden zijn, meestal door overlappend metaal, een verkeerd geplaatste via of contact, of een onjuist label dat netnamen samenvoegt.
De controle of de verbindingen van het schema en de layout overeenkomen is LVS (layout versus schematic) en de controle van de logische functie is simulatie.
Welke uitspraak over DRC (design rule check) bij layoutveri…Een PDK bevat de ontwerpregels van het proces, SPICE-modellen van onder meer transistors, regelbestanden voor DRC en LVS, gegevens voor de extractie van parasitaire elementen van de bedrading en layouts van basiscomponenten.
Hoe heet de complete set ontwerpgegevens die een foundry aa…Bij sign-off worden naast timing en DRC/LVS ook de spanningsval in de voedingsbedrading (IR-drop) en elektromigratie door de stroomdichtheid van de bedrading geanalyseerd.
Welke analyse van de voedingsbedrading wordt bij de laatste…Ze wordt gebruikt als uitvoer van logische synthese en als invoer van place and route, en bij LVS wordt de uit de layout geëxtraheerde netlist vergeleken met de netlist van het schema.
Welke uitspraak over een netlist is juist?Het wordt bij sign-off samen met DRC, dat de maatvoeringsregels van figuren controleert, en LVS, dat de overeenstemming met het schema controleert, uitgevoerd.
Welke controle bij layoutverificatie onderzoekt elektrische…DRC (design rule check) Foundry PDK (process design kit) SPICE Hardwarebeschrijvingstaal (HDL) Tape-out IR-drop Elektromigratie Netlist Via