LVS란?

えるぶいえす

Layout Versus Schematic の略。レイアウトから抽出した回路の接続が、回路図やネットリストと一致しているかを確認する検証。DRCとともにテープアウト前に必ず行う。

일본어 명칭: LVS

LVS은(는) IC 설계 흐름과 EDA 등 1개 분야의 연습 문제 1개에 나와요.

분야: IC 설계 흐름과 EDA

도전해 보기: LVS 관련 문제

레이아웃 검증에서 입력 단자가 플로팅(어디에도 연결되지 않은 상태)되어 있지 않은지, 전원끼리 단락되지 않았는지 등 전기적 연결 오류를 조사하는 검사는 무엇인가?

  1. AERC(전기적 룰 체크)
  2. BDRC
  3. COPC
정답과 해설 보기

정답: A. ERC(전기적 룰 체크)

ERC(Electrical Rule Check)는 회로의 전기적 연결에 관한 규칙 위반, 예를 들어 입력 플로팅, 출력끼리의 충돌, 서로 다른 전원의 단락, 웰 전위의 미연결 등을 검출합니다. 플로팅 입력은 전위가 정해지지 않아 관통 전류나 누설의 원인이 됩니다. 도형 치수 규칙을 조사하는 DRC, 회로도와의 일치를 조사하는 LVS와 함께 사인오프에서 수행합니다. OPC는 노광 보정이며 검증이 아닙니다.

해설 속 LVS

LVS이(가) 나오는 문제 (1)

  1. 레이아웃 검증에서 입력 단자가 플로팅(어디에도 연결되지 않은 상태)되어 있지 않은지, 전원끼리 단락되지 않았는지 등 전기적 연결 오류를 조사하는 검사는 무엇인가?

관련 용어

DRC(デザインルールチェック) OPC(光学近接効果補正) 高位合成(HLS) 論理合成 配置配線 FPGA PDK(プロセスデザインキット) RTL(レジスタ転送レベル) SPICE STA(静的タイミング解析)

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