Was ist LVS (Layout-versus-Schaltplan-Prüfung)?

Abkürzung für Layout versus Schematic: Prüfung, ob die aus dem Layout extrahierte Konnektivität mit dem Schaltplan bzw. der Netzliste übereinstimmt. Sie wird vor dem Tape-out immer zusammen mit DRC ausgeführt.

Japanische Bezeichnung: LVS

Fachgebiet: IC-Entwurfsablauf und EDA

Verwandte Begriffe

Clock Gating (Taktabschaltung) DRC (Entwurfsregelprüfung, design rule check) FPGA High-Level-Synthese (HLS) Logiksynthese Netzliste (Netlist) PDK (Prozess-Design-Kit) Platzierung und Verdrahtung (place and route) RTL (Register-Transfer-Ebene, register-transfer level) SPICE

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