STI vs. LOCOS: Unterschiede bei der Isolation
Beide sind Verfahren zur Bauelementisolation, die benachbarte Transistoren durch dickes Oxid elektrisch voneinander trennen. Bei LOCOS wird das Silizium an den nicht mit Nitrid abgedeckten Stellen thermisch oxidiert, sodass ein dickes Oxid wächst; der Prozess ist einfach, doch unter dem Rand der Nitridschicht schiebt sich das Oxid als Vogelschnabel (Bird's Beak) hinein, sodass sich die Isolationsbreite nicht verringern lässt. Bei STI werden flache Gräben ins Silizium geätzt, mit Oxid gefüllt und per CMP planarisiert; da es keinen Vogelschnabel gibt und die Oberfläche eben ist, wurde STI ab der Generation um 0,25 µm zum Standard für fein strukturierte LSIs.
| Merkmal | STI (Shallow Trench Isolation) | LOCOS (lokale Oxidation) |
|---|---|---|
| Isolationsverfahren | Flache Gräben werden ins Silizium geätzt und mit Oxid gefüllt | Das Silizium an den nicht mit Nitrid abgedeckten Stellen wird thermisch oxidiert, sodass ein dickes Feldoxid wächst |
| Wichtigste Prozessschritte | Pad-Oxid und Nitrid abscheiden → Lithografie → Trockenätzen des Siliziums → Liner-Oxidation → Oxidfüllung (z. B. HDP-CVD) → CMP → Nitrid entfernen | Pad-Oxid und Nitrid abscheiden → Lithografie → Nitrid ätzen → thermische Oxidation (z. B. Nassoxidation bei etwa 1.000 °C) → Nitrid entfernen |
| Isolationsabmessungen (Richtwert) | Grabentiefe etwa einige hundert nm. Grabenbreite bis zur minimalen Strukturgröße verringerbar | Feldoxiddicke etwa einige hundert nm bis 1 µm. Die Isolationsbreite lässt sich schwer verringern |
| Vogelschnabel | Keiner | Vorhanden. Das Oxid schiebt sich unter den Rand der Nitridschicht und verringert die effektive Breite des Bauelements |
| Planarität der Oberfläche | Durch CMP eben. Vorteilhaft hinsichtlich der Schärfentiefe der Lithografie | Ein Teil des Oxids ragt über die Siliziumoberfläche hinaus, es bleibt eine Stufe |
| Eignung für Skalierung | Hoch. Die Isolationsbreite lässt sich verringern und die Bauelementdichte erhöhen | Gering. Je schmaler die Isolation, desto größer der Anteil des Vogelschnabels; Isolation im Sub-µm-Bereich ist schwierig |
| Hauptprobleme | Füllfehler im Graben (Voids), CMP-Dishing, Form der Grabenecken (Divots), Spannung im Fülloxid | Vogelschnabel, Gate-Oxid-Defekte durch Nitrid unter der Nitridschicht (Kooi-Effekt), lange Hochtemperaturschritte |
| Anzahl der Prozessschritte und Kosten | Viele. Anlagen für Ätzen, Füllen und CMP nötig | Wenige. Hauptsächlich thermische Oxidation, daher günstig |
| Eingesetzte Generationen (Richtwert) | Von der Generation um 0,25 µm bis heute. Auch bei FinFETs zur Isolation zwischen den Fins | Bis zu den Generationen um 0,35 bis 0,5 µm in den 1990er-Jahren. Heute noch in einigen älteren Prozessen sowie für Leistungs- und Analoganwendungen |
Die Zahlenwerte sind typische Größenordnungen und variieren je nach Prozessgeneration und Produkt.