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STI와 LOCOS의 차이점 정리

둘 다 이웃한 트랜지스터를 두꺼운 산화막으로 전기적으로 분리하는 소자 분리 방법입니다. LOCOS는 질화막으로 덮지 않은 부분의 실리콘을 열산화해 두꺼운 산화막을 성장시키는 방법으로, 공정이 간단하지만 질화막 가장자리 아래로 산화막이 파고드는 버즈 비크가 생겨 분리 폭을 좁힐 수 없습니다. STI는 실리콘에 얕은 홈을 파서 산화막을 매립하고 CMP로 평탄화하는 방법으로, 버즈 비크가 없고 표면도 평탄하므로 0.25 µm 전후 세대부터 미세 LSI의 표준이 되었습니다.

비교 항목STI(얕은 트렌치 소자 분리)LOCOS(선택 산화)
분리 방식실리콘에 얕은 홈을 파고 산화막을 매립합니다질화막으로 덮지 않은 부분의 실리콘을 열산화해 두꺼운 필드 산화막을 성장시킵니다
주요 공정패드 산화막과 질화막 형성 → 리소그래피 → 실리콘 건식 식각 → 라이너 산화 → 산화막 매립(HDP-CVD 등) → CMP → 질화막 제거패드 산화막과 질화막 형성 → 리소그래피 → 질화막 식각 → 열산화(약 1,000 ℃의 습식 산화 등) → 질화막 제거
분리 치수(기준값)홈 깊이는 수백 nm 정도. 홈 폭은 최소 가공 치수까지 좁힐 수 있습니다필드 산화막 두께는 수백 nm~1 µm 정도. 분리 폭을 좁히기 어렵습니다
버즈 비크없음있음. 질화막 가장자리 아래로 산화막이 파고들어 소자의 유효 폭이 줄어듭니다
표면 평탄도CMP로 평탄해집니다. 리소그래피의 초점 심도 면에서 유리합니다산화막 일부가 실리콘 면보다 위로 솟아올라 단차가 남습니다
미세화 적합성높음. 분리 폭을 좁힐 수 있어 소자 밀도를 높일 수 있습니다낮음. 분리 폭을 좁힐수록 버즈 비크의 비율이 커져 서브 µm 분리가 어렵습니다
주요 과제홈 매립 불량(보이드), CMP 디싱, 홈 모서리 형상(디봇), 매립 산화막의 응력버즈 비크, 질화막 아래에 생기는 질화물로 인한 게이트 산화막 불량(쿠이 효과), 긴 고온 공정
공정 수와 비용많음. 식각·매립·CMP 장비가 필요합니다적음. 열산화가 중심이라 저렴합니다
사용된 세대(기준값)0.25 µm 전후 세대부터 현재까지. FinFET에서도 핀 사이의 분리에 사용됩니다1990년대 0.35~0.5 µm 전후 세대까지. 지금도 일부 구세대 공정이나 전력·아날로그용으로 남아 있습니다

수치는 대략적인 자릿수 기준이며, 공정 세대와 제품에 따라 달라져요.

상황별 선택 기준

STI
미세한 로직이나 메모리 등 소자를 높은 밀도로 배치하고 싶을 때. 분리 폭을 최소 가공 치수까지 좁히고, 평탄한 표면에서 이후의 리소그래피를 하고 싶을 때.
LOCOS
치수에 여유가 있는 구세대 공정에서 공정을 간단히 하고 비용을 줄이고 싶을 때.
변천
LOCOS의 버즈 비크를 줄이는 개량도 이루어졌지만 한계가 있었고, 미세화와 CMP의 실용화에 맞춰 STI로 대체되었습니다.

자주 묻는 질문

버즈 비크란 무엇인가요?

LOCOS에서 열산화할 때 산소가 질화막 가장자리 아래로도 옆에서 파고들어, 산화막이 새의 부리 같은 모양으로 소자 쪽으로 파고드는 현상입니다. 트랜지스터를 만들 수 있는 폭이 설계보다 좁아지므로 미세화의 큰 걸림돌이 되었습니다.

STI에는 왜 CMP가 필요한가요?

홈에 산화막을 매립하면 홈 바깥의 질화막 위에도 산화막이 두껍게 쌓이기 때문입니다. CMP로 이를 깎아 내고, 질화막을 연마 정지층으로 사용해 홈 안의 산화막만 남기고 표면을 평탄하게 합니다.

STI의 홈은 얼마나 깊나요?

세대에 따라 다르지만 수백 nm 정도가 대표적입니다. 이웃한 소자 사이에 누설 전류가 흐르거나 기생 트랜지스터가 동작하지 않도록 충분한 깊이의 절연막을 둡니다.

LOCOS는 더 이상 사용되지 않나요?

미세한 로직이나 메모리에서는 STI로 대체되었지만, 치수에 여유가 있는 구세대 공정에서는 공정이 적고 저렴하다는 이유로 사용되기도 합니다.

이해도 확인

미세한 LSI의 소자 분리에 주로 사용되는 방법은?

  1. A와이어 본딩
  2. BLOCOS(선택 산화)
  3. CSTI(셸로 트렌치 분리)
정답과 해설 보기

정답: C. STI(셸로 트렌치 분리)

현재의 미세 LSI에서는 실리콘에 깊이 200~300 nm 정도의 얕은 트렌치를 파고 CVD 산화막을 매립한 뒤 CMP로 평탄화하는 STI가 주로 사용됩니다. 한때 주류였던 LOCOS는 산화막이 옆으로 파고드는 버즈비크 때문에 분리 폭을 줄일 수 없고 표면에도 단차가 남아, 0.25 µm 세대 무렵부터 STI로 대체되었습니다. STI는 평탄하고 폭을 좁게 할 수 있으며 FinFET의 핀 사이 분리에도 사용됩니다.

LOCOS(선택 산화)에서 질화막 마스크 끝 아래로 산화막이 새 부리 모양으로 파고드는 현상을 무엇이라 부르는가?

  1. A디싱
  2. B노칭
  3. C버즈비크
정답과 해설 보기

정답: C. 버즈비크

LOCOS에서는 질화막으로 덮은 부분은 산화되지 않지만, 산화제가 질화막 아래의 패드 산화막을 통해 옆에서 확산하여 산화가 진행되므로 새 부리 같은 모양으로 산화막이 파고듭니다(버즈비크). 파고드는 정도가 한쪽에서 산화막 두께의 절반 정도에 이르기도 하여 소자의 유효 면적이 줄어들므로, 0.25 µm 세대 무렵부터 트렌치를 사용하는 STI로 대체되었습니다. 패드 산화막은 질화막의 응력으로부터 실리콘을 보호하기 위해 필요합니다.

LOCOS 등 소자 분리에 사용된 필드 산화막과 MOSFET의 게이트 산화막의 두께 관계로 일반적으로 올바른 것은?

  1. A게이트 산화막이 훨씬 두껍다
  2. B둘은 같은 두께이다
  3. C필드 산화막이 훨씬 두껍다
정답과 해설 보기

정답: C. 필드 산화막이 훨씬 두껍다

필드 산화막은 그 위를 지나는 배선과 실리콘 사이에서 기생 트랜지스터가 켜지지 않도록 수백 nm 정도로 두껍게 만듭니다. 두꺼울수록 기생 트랜지스터의 문턱 전압이 높아지기 때문입니다. 한편 게이트 산화막은 게이트의 전계를 채널에 강하게 전달하기 위해 수 nm 정도로 매우 얇아, 100배 이상 차이가 납니다. 같은 칩에 입출력용으로 다소 두꺼운 게이트 산화막을 구분하여 사용하기도 합니다.

  1. LOCOS에서 질화막 마스크 아래 실리콘 표면에 얇은 질화물이 생겨, 이후 게이트 산화막이 국소적으로 얇아지거나 불량이 되는 현상을 무엇이라 부르는가?
  2. STI 형성 CMP에서 실리콘 질화막에 대한 산화막의 연마 선택비를 높이기 위해 자주 사용되는 연마 입자는?
  3. CMP가 사용되는 공정의 조합으로 올바른 것은?

산화와 확산 문제 풀기

주요 용어 설명

STI(얕은 트렌치 소자 분리)
실리콘에 얕은 홈을 파고 절연막을 채운 뒤 CMP로 평탄화해 소자끼리 분리하는 방법. LOCOS의 버즈비크가 없어 미세 LSI 소자 분리의 표준이 되었다.
LOCOS
질화막으로 덮이지 않은 부분만 두껍게 산화하여 소자 사이를 분리하는 방법. 가장자리에 새 부리 모양의 파고듦(버즈비크)이 생기며, 현재는 STI로 대체되었다.
버즈 비크(Bird's Beak)
LOCOS에서 질화막 마스크 가장자리 아래로 산화막이 새 부리 모양으로 파고드는 현상. 소자의 유효 면적을 줄이므로 미세화에서는 STI로 대체되었다.
CMP
화학 기계 연마. 슬러리의 화학 작용과 패드의 기계적 연마를 결합해 웨이퍼 표면을 평탄화한다.
열산화
실리콘을 산소나 수증기 속에서 가열하여 표면에 SiO2막을 만드는 방법. 건식 산화와 습식 산화가 있다.

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