什麼是CMOS
將 nMOS 與 pMOS 互補組合的電路方式。穩態時幾乎沒有貫穿電流，消耗功率小。
日文名稱: CMOS
「CMOS」出現在9領域的14道練習題中（新世代記憶體, 邏輯電路, 雙載子電晶體等）。
這個名詞所屬的領域: MOSFET
練習CMOS的題目
將雙極性電晶體與CMOS整合在同一晶片的技術及其目的的組合，下列何者正確？
- ASOI：以絕緣膜隔離基板
- BBiCMOS：結合CMOS的高積體度、低耗電，與雙極性的高速性、驅動力
- CFinFET：將通道立體化
3D NAND 中，將感測放大器等周邊電路配置在記憶單元陣列下方的結構（CMOS under Array 等），其主要優點為何？
- A不再需要抹除
- B縮小晶片面積，增加一片晶圓可取得的容量
- C可減少堆疊層數
查看答案與解析
正確答案：B. 縮小晶片面積，增加一片晶圓可取得的容量
以往是將周邊電路排在單元陣列旁邊，若把周邊電路放在陣列正下方，就能減少該部分的晶片面積達 2～3 成，位元密度提高、成本降低（CMOS under Array、Periphery under Cell 等）。由於先製作周邊電路，必須顧及後續陣列形成的熱製程。此外，將周邊電路與陣列分別在不同晶圓上製作再貼合的方式（CBA 等）也已實用化。
解析中的「CMOS」
BiCMOS是一種技術，邏輯電路與記憶體使用高積體度、低耗電的CMOS，高速電路、大負載的驅動，以及類比、高頻電路則使用雙極性電晶體，各取所長。
將雙極性電晶體與CMOS整合在同一晶片的技術及其目的的組合，下列何者正確？以往是將周邊電路排在單元陣列旁邊，若把周邊電路放在陣列正下方，就能減少該部分的晶片面積達 2～3 成，位元密度提高、成本降低（CMOS under Array、Periphery under Cell 等）。
3D NAND 中，將感測放大器等周邊電路配置在記憶單元陣列下方的結構（CMOS under Array 等），其主要…氧化鉿一直是 CMOS 中用作 High-k 閘極絕緣膜的材料，2011 年前後有報告指出，添加 Si 或 Zr 而成為特定的結晶相（斜方晶）後，即使厚度只有 10 nm 左右也顯現鐵電性。
近年作為 FeRAM 與鐵電電晶體（FeFET）材料而受到矚目、與 CMOS 製程相容性佳的鐵電材料是下列何者？CMOS 的動態功耗為 P = αCV²f，與電源電壓的平方成正比，因此電壓減半會變為 1/4。
在 CMOS 電路中，若其他條件不變，只將電源電壓減半，動態功耗會如何變化？CMOS LSI一般使用(100)面的晶圓。
CMOS LSI用的矽晶圓，一般使用的晶面方位是哪一種？
出現「CMOS」的題目（14題）
- 將雙極性電晶體與CMOS整合在同一晶片的技術及其目的的組合，下列何者正確？
- 3D NAND 中，將感測放大器等周邊電路配置在記憶單元陣列下方的結構（CMOS under Array 等），其主要優點為何？
- 近年作為 FeRAM 與鐵電電晶體（FeFET）材料而受到矚目、與 CMOS 製程相容性佳的鐵電材料是下列何者？
- 在 CMOS 電路中，若其他條件不變，只將電源電壓減半，動態功耗會如何變化？
- CMOS LSI用的矽晶圓，一般使用的晶面方位是哪一種？
- 以雙極性電晶體構成的代表性邏輯IC系列是哪一個？
- 2輸入NAND閘的輸出何時為0？
- 2輸入NOR閘的輸出何時為1？
- 下列哪一項是NOT閘（反相器）的正確作用？
- 在使用雙極性輸入運算放大器的反相放大電路中，於非反相輸入與接地之間加入一個等於輸入電阻與回授電阻並聯值的電阻，其目的為何？
- 許多逐次逼近式ADC中，作為內部DAC使用的方式為下列何者？
- 作為 ReRAM 電阻變化層而被研究、實用化的材料例子，下列何者正確？
- MRAM 與 FeRAM 有時用於太空設備等輻射多的環境，其理由下列何者正確？
- 下列關於作為 GAA 下一世代結構而研究的 CFET（互補式 FET，Complementary FET）之特徵，何者正確？
出現這個名詞的比較
相關名詞
FeRAM(鐵電記憶體) 遷移率 SiGe(矽鍺) HBT(異質接面雙載子電晶體) 3D NAND 感測放大器 FeFET(鐵電電晶體) ALD(原子層沉積) 動態功耗（Dynamic power） DVFS(動態電壓頻率調整)