SDC란?
클록의 주기와 파형, 입출력 지연, 타이밍 예외 등을 기술하는 타이밍 제약의 형식. Tcl 명령으로 작성되며, 논리 합성, 배치 배선, STA의 각 툴에서 공통으로 사용된다.
일본어 명칭: SDC
SDC은(는) IC 설계 흐름과 EDA, 타이밍 분석과 CDC 등 2개 분야의 연습 문제 3개에 나와요.
분야: 타이밍 분석과 CDC
클록의 주기와 파형, 입출력 지연, 타이밍 예외 등을 기술하는 타이밍 제약의 형식. Tcl 명령으로 작성되며, 논리 합성, 배치 배선, STA의 각 툴에서 공통으로 사용된다.
일본어 명칭: SDC
SDC은(는) IC 설계 흐름과 EDA, 타이밍 분석과 CDC 등 2개 분야의 연습 문제 3개에 나와요.
분야: 타이밍 분석과 CDC
정답: B. 분주 회로의 출력을 원래 클럭과의 관계(2분주라는 것)를 지정한 생성 클럭으로 정의한다
SDC는 클럭의 주기와 파형, 입출력 지연, 예외가 되는 경로 등을 툴에 전달하는 타이밍 제약 기술입니다. 분주 회로의 출력은 아무것도 정의하지 않으면 클럭으로 취급되지 않아 그 앞의 플립플롭이 올바르게 분석되지 않습니다. 생성 클럭으로 정의하면 원래 클럭이 500 MHz일 때 250 MHz로서, 원래 클럭과의 위상 관계까지 포함하여 분석됩니다. 둘은 동기되어 있으므로 비동기로 취급하면 원래 체크해야 할 경로가 분석에서 빠져 버립니다.
SDC는 클럭의 주기와 파형, 입출력 지연, 예외가 되는 경로 등을 툴에 전달하는 타이밍 제약 기술입니다.
클럭을 분주 회로로 2분주하여 다른 회로에 사용하는 경우, SDC에서의 처리로 올바른 것은?타이밍 제약에는 클록의 주기와 파형, 입출력 포트의 지연, 타이밍을 검증하지 않는 경로(false path)나 여러 사이클을 들여도 되는 경로의 지정 등이 기술되며, SDC 형식 등으로 작성됩니다.
논리 합성이나 정적 타이밍 분석에서 클록 주기나 입출력 지연 등 타이밍 조건을 기술한 것을 무엇이라고 하는…지터(Jitter) 클록 불확실성(Clock Uncertainty) 배치 배선(P&R) 도즈량(dose) 종횡비(Aspect Ratio) 플립플롭(flip-flop) 논리 합성 STA(정적 타이밍 분석) 폴스 패스(False Path) PDK(Process Design Kit)