Scan-Test vs. BIST: die wichtigsten Unterschiede
Beim Scan-Test werden die Flipflops im Chip zu Schieberegistern (Scan-Ketten) verbunden; ein externer Tester schiebt Testmuster hinein, liest die Antwort der Schaltung heraus und vergleicht sie mit den Sollwerten. Die Muster erzeugt ein ATPG-Werkzeug aus der Netzliste. Beim BIST sind Schaltungen zur Mustererzeugung und zur Ergebnisbewertung im Chip integriert, und der Chip testet sich selbst. Im Produktionstest ist die Kombination aus Scan-Test für die Logik und Speicher-BIST für eingebettete Speicher üblich; BIST eignet sich zudem für die Selbstdiagnose nach der Auslieferung.
| Merkmal | Scan-Test | BIST (Built-in Self-Test) |
|---|---|---|
| Grundprinzip | Flipflops werden zu Scan-Ketten verbunden; Muster werden hineingeschoben, die Schaltung wird einmal getaktet, und das Ergebnis wird herausgeschoben und verglichen | Schaltungen zur Mustererzeugung und Antwortbewertung sind im Chip integriert; der Chip testet sich selbst und meldet Bestanden/Nicht bestanden |
| Erzeugung der Testmuster | ATPG erzeugt aus der Netzliste deterministische Muster, die gezielt Haftfehler und Transition-Delay-Fehler adressieren | Logik-BIST erzeugt pseudozufällige Muster mit einem LFSR. Speicher-BIST erzeugt Adressen und Daten nach festen Abläufen wie March-Tests |
| Bewertung der Antwort | Der Tester vergleicht mit den Sollwerten (bei Testkompression werden im Chip komprimierte Antworten verglichen) | Logik-BIST komprimiert die Antworten mit einem MISR zu einer Signatur und vergleicht sie mit dem Sollwert. Speicher-BIST prüft die gelesenen Werte direkt mit einem Komparator |
| Abhängigkeit vom Tester | Muster und Sollwerte liegen im Testerspeicher. Scan-Pins sowie Leistung und Speicherkapazität des Testers sind erforderlich | Nur Start und Auslesen des Ergebnisses (z. B. über JTAG) nötig; ein einfacher Tester genügt |
| Hauptziel | Logikschaltungen (kombinatorische Logik und Flipflops) | Speicher-BIST: eingebettete Speicher wie SRAM. Logik-BIST: Logikschaltungen |
| Fehlerabdeckung | Leicht hoch zu erreichen, da die Muster gezielt auf Fehler erzeugt werden | Bei Logik-BIST bleiben leicht Fehler übrig, die pseudozufällig schwer zu finden sind; Ausgleich durch Einfügen von Testpunkten. Speicher-BIST erreicht mit auf Speicherfehlermodelle abgestimmten Abläufen eine hohe Abdeckung |
| Zusatzschaltungen | Flipflops werden durch Scan-Flipflops (mit Umschalt-Multiplexer) ersetzt, und die Kettenverdrahtung kommt hinzu | Mustergenerator, Antwortkompressor und Steuerschaltung sind nötig. Bei Logik-BIST muss die Schaltung zudem so angepasst werden, dass keine unbestimmten Werte (X) entstehen |
| Testzeit | Bei langen Ketten dauert das Schieben lange und ist durch die Testergeschwindigkeit begrenzt. Testkompression verkürzt sie | Mit dem chipinternen Takt lassen sich viele Muster schnell durchlaufen. Logik-BIST benötigt eine große Zahl von Mustern |
| Einsatzzeitpunkt | Vor allem im Wafertest und Endtest der Serienfertigung. Auch für die Fehlerdiagnose defekter Bauteile | Neben dem Produktionstest auch für Prüfungen nach der Bestückung auf der Leiterplatte und zur Selbstdiagnose nach der Auslieferung, etwa beim Einschalten |
Die Zahlenwerte sind typische Größenordnungen und variieren je nach Prozessgeneration und Produkt.