スラックとは
すらっく
タイミングの余裕を表す値。セットアップでは要求時刻から到着時刻を、ホールドでは到着時刻から要求時刻を引いて求め、負なら違反している。
「スラック」は、1分野の10問の練習問題に出てきます(タイミング解析とCDCなど)。
この用語の分野: タイミング解析とCDC
スラックの練習問題に挑戦
クロック周期 2.0 ns の同期回路で、送り側フリップフロップのクロック→出力遅延が 0.2 ns、組み合わせ回路の遅延が 1.4 ns、受け側フリップフロップのセットアップ時間が 0.1 ns である。クロックスキューを0とすると、セットアップのスラックはいくらか。
- A0.3 ns
- B0.4 ns
- C0.5 ns
クロック周期 1.0 ns、クロック→出力遅延 0.1 ns、組み合わせ回路の遅延 0.85 ns、セットアップ時間 0.08 ns の経路がある。受け側フリップフロップのクロックが送り側より 0.05 ns 遅れて届くとき、セットアップのスラックはいくらか。
- A−0.03 ns
- B+0.02 ns
- C−0.08 ns
答えと解説を見る
正解：B. +0.02 ns
受け側のクロックが遅れて届く(正のスキュー)と、データを取り込むエッジが後ろにずれるので、セットアップに使える時間が増えます。要求時刻は 1.0 + 0.05 − 0.08 = 0.97 ns、到着時刻は 0.1 + 0.85 = 0.95 ns なので、スラックは +0.02 ns です。−0.03 ns はスキューを無視した値、−0.08 ns はスキューの向きを逆に(受け側が早く届くとして)扱った値です。同じスキューはホールドには不利に働く点に注意が必要です。
解説の中の「スラック」
セットアップのスラックは「要求時刻 − 到着時刻」で求めます。
クロック周期 2.0 ns の同期回路で、送り側フリップフロップのクロック→出力遅延が 0.2 ns、組み合わせ回路の…要求時刻は 1.0 + 0.05 − 0.08 = 0.97 ns、到着時刻は 0.1 + 0.85 = 0.95 ns なので、スラックは +0.02 ns です。
クロック周期 1.0 ns、クロック→出力遅延 0.1 ns、組み合わせ回路の遅延 0.85 ns、セットアップ時間 …ホールドのスラックは「到着時刻 − 要求時刻」で、データが早く着きすぎないかを見ます。
送り側のクロック→出力遅延が最小 0.08 ns、組み合わせ回路の最小遅延が 0.02 ns、受け側のホールド時間が …そのため周波数を下げても −0.03 ns のスラックは変わらず、悪化もしません。
同じクロックの立ち上がりエッジで送り出しと取り込みを行う通常の経路で、ホールド違反(スラック −0.03 ns)が見つ…要求時刻は 1.25 − 0.05(不確かさ)− 0.05(セットアップ時間)= 1.15 ns、到着時刻は 1.05 ns なので、スラックは 0.10 ns です。
クロック周期 1.25 ns(800 MHz)の経路で、クロック→出力遅延と組み合わせ回路の遅延の合計が 1.05 n…
「スラック」が出てくる問題(10問)
- クロック周期 2.0 ns の同期回路で、送り側フリップフロップのクロック→出力遅延が 0.2 ns、組み合わせ回路の遅延が 1.4 ns、受け側フリップフロップのセットアップ時間が 0.1 ns である。クロックスキューを0とすると、セットアップのスラックはいくらか。
- クロック周期 1.0 ns、クロック→出力遅延 0.1 ns、組み合わせ回路の遅延 0.85 ns、セットアップ時間 0.08 ns の経路がある。受け側フリップフロップのクロックが送り側より 0.05 ns 遅れて届くとき、セットアップのスラックはいくらか。
- 送り側のクロック→出力遅延が最小 0.08 ns、組み合わせ回路の最小遅延が 0.02 ns、受け側のホールド時間が 0.05 ns である。受け側のクロックが送り側より 0.1 ns 遅れて届くとき、ホールドのスラックはいくらか。
- 同じクロックの立ち上がりエッジで送り出しと取り込みを行う通常の経路で、ホールド違反(スラック −0.03 ns)が見つかった。クロック周波数を半分に下げたときの、この違反の扱いとして正しいものはどれか。
- クロック周期 1.25 ns(800 MHz)の経路で、クロック→出力遅延と組み合わせ回路の遅延の合計が 1.05 ns、セットアップ時間が 0.05 ns、セットアップ用のクロックの不確かさが 0.05 ns に設定されている。セットアップのスラックはいくらか。
- OCVディレーティングとして、セットアップ解析で送り側のクロック経路とデータ経路の遅延を1.1倍、受け側のクロック経路の遅延を0.9倍にする。送り側クロック経路 1.0 ns、データ経路(クロック→出力を含む)1.5 ns、受け側クロック経路 1.0 ns(共通部分はない)、周期 3.0 ns、セットアップ時間 0.1 ns のとき、セットアップのスラックはいくらか。
- 周期 2.0 ns のクロックで動く回路で、データの到着時刻(クロック→出力遅延と組み合わせ回路の遅延の合計)が 3.3 ns、セットアップ時間が 0.1 ns の経路がある。この経路は2サイクルに1回だけ取り込めばよいので、セットアップのマルチサイクルパスを2に設定した。セットアップのスラックはいくらか。
- STAのレポートに出てくるWNSとTNSの説明として正しいものはどれか。
- 受け側フリップフロップのクロックが送り側より遅れて届く(正のスキュー)ときの、セットアップとホールドへの影響として正しいものはどれか。
- OCVディレーティングを使ったSTAで、送り側と受け側のクロック経路が途中まで共通な場合に行うCRPR(共通パスの悲観性の除去)の説明として正しいものはどれか。
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