슬랙(Slack)란?
타이밍 여유를 나타내는 값. 셋업에서는 요구 시각에서 도착 시각을, 홀드에서는 도착 시각에서 요구 시각을 빼서 구하며, 음수이면 위반이다.
일본어 명칭: スラック
슬랙(Slack)은(는) 타이밍 분석과 CDC 등 1개 분야의 연습 문제 10개에 나와요.
분야: 타이밍 분석과 CDC
도전해 보기: 슬랙(Slack) 관련 문제
클럭 주기 2.0 ns인 동기 회로에서 송신 측 플립플롭의 클럭→출력 지연이 0.2 ns, 조합 회로의 지연이 1.4 ns, 수신 측 플립플롭의 셋업 타임이 0.1 ns입니다. 클럭 스큐를 0으로 하면 셋업 슬랙은 얼마입니까?
- A0.3 ns
- B0.4 ns
- C0.5 ns
정답과 해설 보기
정답: A. 0.3 ns
셋업 슬랙은 '요구 시각 − 도착 시각'으로 구합니다. 데이터의 도착 시각은 0.2 + 1.4 = 1.6 ns, 요구 시각은 다음 클럭 에지에서 셋업 타임을 뺀 2.0 − 0.1 = 1.9 ns이므로 슬랙은 1.9 − 1.6 = 0.3 ns입니다. 양의 값이므로 제약을 만족합니다. 0.4 ns는 셋업 타임을 빼는 것을 잊은 값, 0.5 ns는 셋업 타임을 거꾸로 더해 버린 값입니다. 슬랙이 음수가 되면 위반입니다.
클럭 주기 1.0 ns, 클럭→출력 지연 0.1 ns, 조합 회로의 지연 0.85 ns, 셋업 타임 0.08 ns인 경로가 있습니다. 수신 측 플립플롭의 클럭이 송신 측보다 0.05 ns 늦게 도착할 때 셋업 슬랙은 얼마입니까?
- A−0.03 ns
- B+0.02 ns
- C−0.08 ns
정답과 해설 보기
정답: B. +0.02 ns
수신 측 클럭이 늦게 도착하면(양의 스큐) 데이터를 캡처하는 에지가 뒤로 밀리므로 셋업에 쓸 수 있는 시간이 늘어납니다. 요구 시각은 1.0 + 0.05 − 0.08 = 0.97 ns, 도착 시각은 0.1 + 0.85 = 0.95 ns이므로 슬랙은 +0.02 ns입니다. −0.03 ns는 스큐를 무시한 값, −0.08 ns는 스큐의 방향을 반대로(수신 측이 먼저 도착하는 것으로) 취급한 값입니다. 같은 스큐가 홀드에는 불리하게 작용한다는 점에 주의해야 합니다.
해설 속 슬랙(Slack)
셋업 슬랙은 '요구 시각 − 도착 시각'으로 구합니다.
클럭 주기 2.0 ns인 동기 회로에서 송신 측 플립플롭의 클럭→출력 지연이 0.2 ns, 조합 회로의 지…요구 시각은 1.0 + 0.05 − 0.08 = 0.97 ns, 도착 시각은 0.1 + 0.85 = 0.95 ns이므로 슬랙은 +0.02 ns입니다.
클럭 주기 1.0 ns, 클럭→출력 지연 0.1 ns, 조합 회로의 지연 0.85 ns, 셋업 타임 0.0…홀드 슬랙은 '도착 시각 − 요구 시각'으로, 데이터가 너무 일찍 도착하지 않는지를 봅니다.
송신 측의 클럭→출력 지연이 최소 0.08 ns, 조합 회로의 최소 지연이 0.02 ns, 수신 측의 홀드…따라서 주파수를 낮춰도 −0.03 ns의 슬랙은 변하지 않으며 악화되지도 않습니다.
같은 클럭의 상승 에지에서 송신과 캡처를 하는 일반적인 경로에서 홀드 위반(슬랙 −0.03 ns)이 발견되…요구 시각은 1.25 − 0.05(불확실성) − 0.05(셋업 타임) = 1.15 ns, 도착 시각은 1.05 ns이므로 슬랙은 0.10 ns입니다.
클럭 주기 1.25 ns(800 MHz)인 경로에서 클럭→출력 지연과 조합 회로 지연의 합이 1.05 ns…
슬랙(Slack)이(가) 나오는 문제 (10)
- 클럭 주기 2.0 ns인 동기 회로에서 송신 측 플립플롭의 클럭→출력 지연이 0.2 ns, 조합 회로의 지연이 1.4 ns, 수신 측 플립플롭의 셋업 타임이 0.1 ns입니다. 클럭 스큐를 0으로 하면 셋업 슬랙은 얼마입니까?
- 클럭 주기 1.0 ns, 클럭→출력 지연 0.1 ns, 조합 회로의 지연 0.85 ns, 셋업 타임 0.08 ns인 경로가 있습니다. 수신 측 플립플롭의 클럭이 송신 측보다 0.05 ns 늦게 도착할 때 셋업 슬랙은 얼마입니까?
- 송신 측의 클럭→출력 지연이 최소 0.08 ns, 조합 회로의 최소 지연이 0.02 ns, 수신 측의 홀드 타임이 0.05 ns입니다. 수신 측 클럭이 송신 측보다 0.1 ns 늦게 도착할 때 홀드 슬랙은 얼마입니까?
- 같은 클럭의 상승 에지에서 송신과 캡처를 하는 일반적인 경로에서 홀드 위반(슬랙 −0.03 ns)이 발견되었습니다. 클럭 주파수를 절반으로 낮췄을 때 이 위반의 처리로 올바른 것은?
- 클럭 주기 1.25 ns(800 MHz)인 경로에서 클럭→출력 지연과 조합 회로 지연의 합이 1.05 ns, 셋업 타임이 0.05 ns, 셋업용 클럭 불확실성이 0.05 ns로 설정되어 있습니다. 셋업 슬랙은 얼마입니까?
- OCV 디레이팅으로서, 셋업 분석에서 송신 측 클럭 경로와 데이터 경로의 지연을 1.1배, 수신 측 클럭 경로의 지연을 0.9배로 합니다. 송신 측 클럭 경로 1.0 ns, 데이터 경로(클럭→출력 포함) 1.5 ns, 수신 측 클럭 경로 1.0 ns(공통 부분은 없음), 주기 3.0 ns, 셋업 타임 0.1 ns일 때 셋업 슬랙은 얼마입니까?
- 주기 2.0 ns인 클럭으로 동작하는 회로에서 데이터의 도착 시각(클럭→출력 지연과 조합 회로 지연의 합)이 3.3 ns, 셋업 타임이 0.1 ns인 경로가 있습니다. 이 경로는 2사이클에 한 번만 캡처하면 되므로 셋업 멀티사이클 패스를 2로 설정했습니다. 셋업 슬랙은 얼마입니까?
- STA 리포트에 나오는 WNS와 TNS에 대한 설명으로 올바른 것은?
- 수신 측 플립플롭의 클럭이 송신 측보다 늦게 도착할 때(양의 스큐) 셋업과 홀드에 미치는 영향으로 올바른 것은?
- OCV 디레이팅을 사용한 STA에서 송신 측과 수신 측의 클럭 경로가 도중까지 공통인 경우에 수행하는 CRPR(공통 경로 비관성 제거)에 대한 설명으로 올바른 것은?
관련 용어
조합 회로 플립플롭(flip-flop) OCV(온칩 변동) 디레이팅(Derating) STA(정적 타이밍 분석) 시프트 레지스터(Shift Register) 지터(Jitter) 배치 배선(P&R) 멀티사이클 패스(Multicycle Path) WNS(워스트 네거티브 슬랙)