Qu'est-ce que CoWoS ?

Technologie d'intégration 2.5D de TSMC. Des puces logiques et des HBM sont placées côte à côte et connectées sur un interposeur silicium ; très utilisée pour les GPU destinés à l'IA.

Nom japonais: CoWoS

« CoWoS » apparaît dans 2 questions d'entraînement réparties sur 1 thèmes, dont Packaging avancé (3D et chiplets).

Domaine: Packaging avancé (3D et chiplets)

S'entraîner : questions sur CoWoS

Quelle technique d'intégration 2.5D de TSMC est largement utilisée pour placer côte à côte et interconnecter GPU pour l'IA et HBM sur un interposeur silicium ?

  1. AInFO
  2. BEMIB
  3. CCoWoS
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Réponse : C. CoWoS

CoWoS (Chip on Wafer on Substrate) est une technique d'intégration 2.5D qui place les puces sur un interposeur au format plaquette (Chip on Wafer), lui-même monté sur le substrat du boîtier (on Substrate). L'interposeur peut désormais atteindre plusieurs fois la taille du champ d'exposition, et cette technique est largement utilisée pour relier les GPU pour l'IA à plusieurs HBM. Avec l'explosion de la demande liée à l'IA, l'augmentation de sa capacité de production est devenue un enjeu majeur. InFO est une technique en éventail, EMIB la technique à pont d'Intel.

Quelle technique de boîtier sur plaquette en éventail développée par TSMC s'est fait connaître en 2016 avec son adoption pour un processeur de smartphone ?

  1. AInFO (Integrated Fan-Out)
  2. BCoWoS
  3. CHBM
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Réponse : A. InFO (Integrated Fan-Out)

InFO est une technique de boîtier en éventail qui forme une couche de redistribution sur une plaquette reconstituée où les puces sont noyées dans une résine ; elle permet des boîtiers minces et compacts sans substrat de boîtier. Son adoption en 2016 pour le processeur de smartphone de l'américain Apple, sous forme de PoP avec mémoire superposée, a déclenché la large diffusion des boîtiers avancés en éventail. CoWoS est une intégration 2.5D sur interposeur, la HBM une mémoire empilée.

« CoWoS » dans les explications

Questions mentionnant « CoWoS » (2)

  1. Quelle technique d'intégration 2.5D de TSMC est largement utilisée pour placer côte à côte et interconnecter GPU pour l'IA et HBM sur un interposeur silicium ?
  2. Quelle technique de boîtier sur plaquette en éventail développée par TSMC s'est fait connaître en 2016 avec son adoption pour un processeur de smartphone ?

Termes associés

Intégration 2.5D HBM GPU Interposeur silicium Couche de redistribution (RDL) Chiplet Collage hybride (hybrid bonding) Intégration 3D Micro-bump TSV (via traversant le silicium)

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