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nMOS vs pMOS : porteurs, mobilité, tension de seuil et rôle en CMOS

Le nMOS et le pMOS sont des MOSFET dont le canal est parcouru respectivement par des électrons et par des trous ; tous les sens de tension sont inversés. Le nMOS conduit quand la grille est plus haute que la source, le pMOS quand la grille est plus basse que la source. Dans le silicium, la mobilité des électrons vaut environ 2 à 3 fois celle des trous, si bien qu'à dimensions égales le nMOS peut faire passer plus de courant. En CMOS, le nMOS tire la sortie vers la masse et le pMOS vers l'alimentation, et l'on élargit la grille du pMOS pour équilibrer les courants de commande.

CritèrenMOSpMOS
StructureSource et drain n⁺ dans un substrat de type p ou un caisson pSource et drain p⁺ dans un caisson n
Porteurs dans le canalÉlectronsTrous
Mobilité (couche d'inversion du silicium)Élevée. Environ 2 à 3 fois celle des trousFaible
Tension de seuil (MOSFET à enrichissement, référencée à la source)Positive (ex. : +0,3 V)Négative (ex. : −0,3 V)
Condition de conductionVGS > Vth. Grille plus haute que la sourceVGS < Vth (négative). Grille plus basse que la source d'au moins |Vth|
Raccordement de la source en CMOSCôté masseCôté alimentation (VDD)
Rôle en CMOSPull-down. Tire la sortie vers la masse. En série dans une NAND, en parallèle dans une NORPull-up. Tire la sortie vers l'alimentation. En parallèle dans une NAND, en série dans une NOR
Valeur bien transmise comme interrupteurTransmet bien le 0. Un 1 ne monte qu'à environ VDD − VthTransmet bien le 1. Un 0 ne descend qu'à environ |Vth|
Largeur de grille pour un même courant de commandeRéférence (1×)En règle de base, environ 2 à 3 fois celle du nMOS
Contrainte augmentant la mobilitéContrainte en tension (couches de contrainte, source/drain en Si:C, etc.)Contrainte en compression (source/drain en SiGe, etc.)
Dégradation typiquePBTI (problématique avec les grilles high-k/métal)NBTI

Les valeurs indiquées sont des ordres de grandeur typiques et varient selon la génération de procédé et le produit.

Quand choisir l'un ou l'autre ?

nMOS
Pour tirer la sortie vers la masse : réseau pull-down en CMOS, interrupteurs transmettant le 0, interrupteurs côté absorption de courant, etc.
pMOS
Pour tirer la sortie vers l'alimentation : réseau pull-up en CMOS, interrupteurs transmettant le 1, interrupteurs placés côté alimentation (interrupteurs high-side), etc.
Combinaison
En CMOS, on les utilise par paires ; en régime établi, l'un des deux est toujours bloqué, si bien qu'il ne circule presque aucun courant statique. Une porte de transmission formée d'un nMOS et d'un pMOS en parallèle transmet bien à la fois le 0 et le 1.

Questions fréquentes

Pourquoi, en CMOS, la grille du pMOS est-elle plus large que celle du nMOS ?

Parce que la mobilité des trous vaut environ 1/2 à 1/3 de celle des électrons : à dimensions égales, le courant du pMOS est plus faible. En rendant le pMOS environ 2 à 3 fois plus large que le nMOS, on égalise les retards de montée et de descente, et le seuil logique de l'inverseur se situe à environ la moitié de la tension d'alimentation.

Pourquoi la tension de seuil du pMOS est-elle négative ?

Parce que dans un pMOS il faut créer une couche d'inversion de trous à la surface du caisson de type n, ce qui exige de porter la grille à une tension plus basse que la source. Pour éviter les confusions de signe, on compare souvent en conception la valeur absolue |Vth|.

Pourquoi ne construit-on pas les circuits logiques uniquement en nMOS ?

Parce que dans un circuit uniquement en nMOS, lorsque la sortie est à 1, un courant circule en permanence à travers une résistance ou un élément de charge, ce qui augmente la puissance statique. En CMOS, qui combine nMOS et pMOS, l'un des deux est toujours bloqué en régime établi et ce courant ne circule presque pas.

Dans les procédés avancés, l'écart entre nMOS et pMOS est-il toujours de 2 à 3 fois ?

L'écart s'est nettement réduit, car on augmente la mobilité du pMOS par la contrainte en compression des source/drain en SiGe, et l'on utilise comme canal, dans les FinFET, un plan cristallin où les trous circulent facilement. Malgré cela, la conception des cellules fixe les dimensions en tenant compte de l'écart de courant de commande entre les deux.

Vérifier vos connaissances

À dimensions égales, un nMOS fournit généralement plus de courant qu’un pMOS. Quelle en est la raison principale ?

  1. AL’oxyde de grille du nMOS est toujours plus épais
  2. BLe pMOS n’a pas d’électrode de grille
  3. CLa mobilité des électrons circulant dans le canal est supérieure à celle des trous
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Réponse : C. La mobilité des électrons circulant dans le canal est supérieure à celle des trous

Dans le nMOS, ce sont des électrons qui circulent dans le canal, dans le pMOS des trous ; dans la couche d’inversion du silicium, la mobilité des électrons est environ 2 à 3 fois celle des trous, si bien qu’à dimensions égales le nMOS conduit davantage. En CMOS, on élargit la grille du pMOS pour équilibrer. Dans les procédés avancés, la contrainte de compression du SiGe augmente la mobilité du pMOS, et dans les FinFET le plan (110), favorable aux trous, forme les flancs de l’ailette ; l’écart s’est donc nettement réduit.

Quelle comparaison des mobilités des électrons et des trous dans le silicium est correcte ?

  1. ALa mobilité des électrons est plus grande
  2. BLa mobilité des trous est plus grande
  3. CLes deux sont toujours égales
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Réponse : A. La mobilité des électrons est plus grande

Dans le silicium, à température ambiante et faible dopage, la mobilité des électrons vaut environ 1400 cm²/V·s et celle des trous environ 450 cm²/V·s, soit environ trois fois plus pour les électrons. La raison principale est la masse effective plus grande des trous. À dimensions égales, un nMOS conduit donc davantage de courant ; en CMOS, on donne classiquement au pMOS une largeur de grille 2 à 3 fois celle du nMOS pour équilibrer les courants de commande. Les procédés avancés augmentent la mobilité du pMOS par contrainte compressive au SiGe.

Quelle conception permet de placer la tension de seuil logique d’un inverseur CMOS à environ la moitié de la tension d’alimentation ?

  1. ASupprimer le nMOS
  2. BMettre la tension d’alimentation à 0 V
  3. CÉlargir la grille du pMOS par rapport au nMOS afin d’équilibrer leurs capacités de commande
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Réponse : C. Élargir la grille du pMOS par rapport au nMOS afin d’équilibrer leurs capacités de commande

La mobilité des trous étant inférieure à celle des électrons, un pMOS de mêmes dimensions a une capacité de commande plus faible, et le seuil logique se rapproche de la masse. En donnant au pMOS une largeur de grille 2 à 3 fois celle du nMOS pour égaliser les capacités de commande, le seuil logique se place à environ la moitié de la tension d’alimentation, les marges de bruit haute et basse s’égalisent, et les temps de montée et de descente aussi. Toutefois, la surface et la capacité d’entrée augmentent ; les circuits privilégiant la vitesse réduisent parfois volontairement ce rapport.

  1. Quel est le signe de la tension de seuil (référencée à la source) d’un MOSFET à canal p à enrichissement ?
  2. Quels porteurs transportent le courant dans le canal d’un MOSFET à canal n ?
  3. Quel est le montage correct des transistors d’une porte NAND CMOS à deux entrées ?

Questions d'entraînement sur MOSFET

Termes clés expliqués

CMOS
Technologie de circuit combinant de façon complémentaire des nMOS et des pMOS. En régime établi, presque aucun courant traversant ne circule, d'où une faible consommation.
Mobilité
Facilité avec laquelle les porteurs se déplacent sous l'effet d'un champ électrique. Dans le silicium, la mobilité des électrons est supérieure à celle des trous.
Tension de seuil
Tension de grille à laquelle un canal (couche d'inversion) se forme dans un MOSFET et le courant commence à circuler. Notée Vth.
Porte de transmission
Interrupteur analogique formé d'un nMOS et d'un pMOS en parallèle. Le nMOS transmet bien le 0 et le pMOS le 1, si bien que les deux valeurs passent sans chute de tension.

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