DRAM qui empile verticalement les cellules mémoire en de nombreuses couches pour augmenter la capacité sans compter uniquement sur la miniaturisation dans le plan. La gestion du condensateur est le principal défi, et au milieu des années 2020 elle en est encore au stade de la recherche et développement.
Nom japonais: 3D DRAM
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Domaine: DRAM
La DRAM stocke un bit dans une cellule 1T1C composée d'un transistor et d'un condensateur. Le condensateur a besoin d'une certaine capacité pour donner un signal lisible ; à mesure que les cellules ont rétréci, il est donc devenu un cylindre fin et profond au rapport d'aspect très élevé. Réduire le transistor de cellule rend aussi plus difficile de garder des fuites faibles et une résistance de ligne de mot acceptable. La DRAM a gagné en capacité en réduisant ses dimensions dans le plan, mais continuer de cette seule façon devient difficile.
La flash NAND est passée à la 3D en empilant des centaines de couches formant chacune une ligne de mot et en gravant d'un seul coup des trous verticaux à travers toutes ces couches pour former des chaînes de cellules. C'est difficile pour la DRAM, car chaque cellule a besoin d'un condensateur, et les condensateurs actuels sont si hauts qu'on ne peut pas simplement les empiler. Les chercheurs étudient donc des structures où le transistor et le condensateur de cellule sont couchés dans chaque couche, puis de nombreuses couches empilées. Une cellule couchée occupe cependant plus de surface par couche, si bien qu'il faut beaucoup de couches avant de dépasser la densité de la DRAM planaire.
Pour empiler des cellules couchées, une approche réalise par croissance épitaxiale des dizaines de couches alternées de silicium et de silicium-germanium (SiGe), puis forme les cellules à partir de cet empilement. En 2025, l'imec et l'université de Gand ont rapporté la croissance de jusqu'à 120 bicouches Si/SiGe sur des plaquettes de 300 mm. Les cellules sans condensateur sont une autre voie : la cellule à deux transistors (2T0C) à transistors en semi-conducteur oxyde IGZO, présentée par l'imec en 2020, exploite un courant à l'état bloqué extrêmement faible pour maintenir la charge sur la capacité parasite du transistor de lecture. Les semi-conducteurs oxydes peuvent être formés à basse température, ce qui facilite aussi leur empilement au-dessus des couches de câblage.
Dans la croissance épitaxiale de nombreuses couches, la contrainte due au désaccord de maille entre Si et SiGe tend à créer des défauts, et cela devient plus difficile à mesure que le nombre de couches augmente. La gravure et le dépôt latéraux doivent aussi pénétrer uniformément en profondeur dans des structures hautes. Avec des condensateurs couchés, la surface de cellule par couche augmente : la question clé est donc de savoir si l'on peut empiler assez de couches à faible coût. Au milieu des années 2020, la DRAM 3D fait l'objet de recherches chez les fabricants de mémoire et les instituts de recherche, et aucune date de production en volume n'est fixée.
Réponse : A. Empiler verticalement les cellules mémoire pour augmenter la capacité sans dépendre uniquement de la miniaturisation planaire
La DRAM approche des limites de l'augmentation du rapport d'aspect des condensateurs et de la miniaturisation des transistors de cellule. La recherche sur la DRAM 3D, qui empile les cellules verticalement comme la 3D NAND, progresse donc ; on étudie des structures empilant de nombreuses couches de transistors et condensateurs couchés horizontalement, ou des cellules sans condensateur. Sa réalisation permettrait d'augmenter la capacité sans dépendre de la miniaturisation planaire, mais les techniques de production en série sont encore en développement.
La HBM empile verticalement des puces DRAM terminées avec des TSV : c'est un empilement de puces. La DRAM 3D empile verticalement les cellules mémoire elles-mêmes au sein d'une seule puce. Ce sont des technologies différentes.
Chaque cellule DRAM a besoin d'un condensateur pour stocker la charge, et les condensateurs actuels sont très hauts. Les chercheurs étudient des cellules couchées et empilées, ainsi que des cellules sans condensateur.
Au milieu des années 2020, elle en est au stade de la recherche et développement, et aucune date de production en volume n'est fixée. La croissance cristalline multicouche, l'usinage de structures profondes et l'empilement de nombreuses couches à faible coût sont les défis.
La recherche sur la DRAM 3D, qui empile les cellules verticalement comme la 3D NAND, progresse donc ; on étudie des structures empilant de nombreuses couches de transistors et condensateurs couchés horizontalement, ou des cellules sans condensateur.
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